一种抗单粒子翻转的静态随机存储单元制造技术

本发明专利技术公开了一种抗单粒子翻转的静态随机存储单元，包括第一反相器，第二反相器，第一NMOS传输门晶体管，第二NMOS传输门晶体管以及第一本征MOS管。第一NMOS传输门晶体管源极/漏极耦接第一反相器的输入端，漏极/源极耦接第一位线，栅极耦接字线；第二NMOS传输门晶体管源极/漏极耦接所述第二反相器的输入端，漏极/源极耦接第二位线，栅极耦接字线；第一本征MOS管源极/漏极耦接于第一反相器的输入端，漏极/源极耦接于第二反相器的输出端，栅极耦接于第一反相器的输入端。本发明专利技术可以有效提高静态随机存储单元抗单粒子翻转的能力。

【技术实现步骤摘要】
一种抗单粒子翻转的静态随机存储单元
本专利技术涉及半导体
，特别涉及一种抗单粒子翻转效应的静态随机存储单元。
技术介绍
静态随机存储单元(SRAM单元)是最常用的半导体存储器，它具有速度快，功耗低等优点。目前业界最常见SRAM单元结构为六管SRAM，如图1所示，它由6个晶体管组成。其中PMOS晶体管P11和NMOS晶体管N11构成第一反相器INV1，PMOS晶体管P22和NMOS晶体管N22构成第二反相器INV2。两个反相器交叉互锁，即第一反相器INV1的输出端S1与第二反相器INV2的输入端(即PMOS晶体管P22和NMOS晶体管N22的栅极)相连，INV2的输出端S2与INV1的输入端Q（即PMOS晶体管P11和NMOS晶体管N11的栅极）相连。第一反相器INV1的输出端S1通过第二传输门晶体管N24与位线相连，第二反相器INV2的输出端S2通过第一传输门晶体管N13与位线BL相连，而两个传输门晶体管均为NMOS管，其栅极均由字线WL控制，当字线WL为高电位“1”时，传输门晶体管导通，SRAM单元进入读写状态。然而，当SRAM单元工作于辐射环境中时，高能粒子轰击单元的敏感区域会引发单粒子效应，其中单粒子翻转效应是SRAM在航空领域应用时失效的主要原因。具体来说，如图1所示，当高能粒子轰击与第一反相器INV1的输出端S1或第二反相器INV2的输出端S2连接的MOS器件的反偏PN结上时，输出端S1或S2上会产生并积累大量的空穴和电子对，在电场作用下，这些空穴和电子会产生较大的瞬态电流，可能会导致存储单元的状态翻转，通常称为“单粒子翻转”。为了提高SRAM抗单粒子翻转性能，通常需要对SRAM单元进行加固，常用的方法是在SRAM单元的两个反相器之间增加反馈元件，以延长存储状态翻转的延迟时间，从而使得高能粒子轰击产生的积累电荷得到有效释放。电阻加固是一种常见的提高SRAM抗单粒子翻转性能的方法，如图2所示，假设在某一静态存储状态下，假设此时SRAM单元处于保持状态“0”，则第一反相器的输入端Q以及第二反相器的输出端S2为低电位，第一反相器的输出端以及第二反相器的输入端S1为高电位，此时NMOS晶体管N11和PMOS晶体管P22管截止，NMOS晶体管N22和PMOS晶体管P11导通。因为截止的晶体管的漏区是敏感节点，当高能粒子轰击截止的NMOS晶体管N11的漏区(S1点)时，NMOS晶体管N11漏极电位会降低。但是由于反馈电阻R1和R2的存在，使得从第一反相器输出端S1至第二反相器INV2输入端的反馈时间延长，以致在第二反相器输入端的电压改变之前，NMOS晶体管N11的漏极所积累的电荷已经充分放电，通过PMOS晶体管P11重新恢复到高电位，从而达到抑制翻转的目的。虽然在SRAM单元中引入电阻可以有效地实现抑制单粒子翻转的目的，但是电阻加固的方法仍然存在很多缺点。首先，为了能够有效地抑制单粒子翻转，SRAM单元中引入的反馈电阻需要达到兆欧姆量级，为此要求在工艺过程中增加一层掩膜用于制造多晶电阻，增加了工艺复杂度；其次，多晶电阻需要占用很大的面积，造成集成度难以提高；最后，多晶电阻的阻值随温度变化很大，加固能力在恶劣环境下难以保障，使得SRAM单元稳定性难以保证。
技术实现思路
本专利技术的主要目的在于提供一种抗单粒子翻转的静态随机存储单元，不仅能够有效提高SRAM单元抗单粒子翻转的能力，更能够改善现有技术中采用加固电阻工艺复杂，集成度低及稳定性差的缺陷。为达成所述目的，本专利技术提供一种静态随机存储单元，包括第一反相器与第二反相器，第一NMOS传输门晶体管，其源极/漏极耦接所述第一反相器的输入端，漏极/源极耦接第一位线，栅极耦接字线；第二NMOS传输门晶体管，其源极/漏极耦接所述第二反相器的输入端，漏极/源极耦接第二位线，栅极耦接所述字线；以及第一本征MOS管，其源极/漏极耦接于所述第一反相器的输入端，漏极/源极耦接于所述第二反相器的输出端，栅极耦接于所述第一反相器的输入端。根据本专利技术的静态随机存储单元，所述第一反相器包括第一PMOS晶体管与第一NOMS晶体管，所述第一PMOS晶体管的源极接电源，所述第一NMOS晶体管的源极接地，所述第一PMOS晶体管的漏极与所述第一NMOS晶体管的漏极耦接作为所述第一反相器的输出端，所述第一PMOS晶体管的栅极与所述第一NMOS晶体管的栅极耦接所述第一NMOS传输门晶体管的源极。根据本专利技术的静态随机存储单元，所述第二反相器包括第二PMOS晶体管与第二NMOS晶体管，所述第二PMOS晶体管的源极接电源，所述第二NMOS晶体管的源极接地，所述第二PMOS晶体管的漏极与所述第二NMOS晶体管的漏极耦接作为所述第二反相器的输出端，所述第二PMOS晶体管的栅极与所述第二NMOS晶体管的栅极耦接所述第二NMOS传输门晶体管的源极。根据本专利技术的静态随机存储单元，还包括第二本征MOS管，其源极/漏极耦接于所述第一反相器的输入端，漏极/源极耦接于所述第二反相器的输出端，栅极耦接于所述字线。根据本专利技术的静态随机存储单元，当所述字线为高电位时，所述字线的电压值高于所述第一反相器输入端的电压值。本专利技术的优点在于可以有效延长SRAM单元发生存储状态翻转的延迟时间，起到抑制单粒子翻转的作用，另一方面能够改善现有技术中采用电阻加固工艺复杂集成度低稳定性差的缺陷，更进一步的还可同时保证该SRAM单元具有较高的读写速度。附图说明图1为现有技术中六管SRAM单元。图2为现有技术中带电阻加固的SRAM单元。图3为本专利技术一实施例带本征MOS管加固的SRAM单元。图4为本专利技术另一实施例带并联本征MOS管加固的SRAM单元。具体实施方式为能够更了解本专利技术的
技术实现思路
，特举例优选的具体实施例说明如下。请参考图3，其显示本专利技术一实施例的静态随机存储单元的结构示意图。本专利技术的静态随机存储单元包括第一反相器INV1，第二反相器INV2，NMOS传输门晶体管N13、N24。其中第一反相器包括NMOS管N11和PMOS管P11，第二反相器INV2包括NMOS管N22和PMOS管P22。NMOS管N11和PMOS管P11的漏极连接在一起作为第一反相器INV1的输出端S1。NMOS管N22和PMOS管P22的漏极连接在一起作为第二反相器INV2的输出端S2。PMOS晶体管P11的栅极与NMOS晶体管N11的栅极连接在一起作为第一反相器INV1的输入端Q。PMOS晶体管P22的栅极与NMOS晶体管N22的栅极连接在一起作为第二反相器INV2的输入端。同时第一反相器INV1的输出端S1与第二反相器INV2的输入端相连。两个反相器的PMOS晶体管P11、P22的源极与电源VDD相连，NMOS晶体管N11、N22的源极与地VSS相连。NMOS传输门晶体管N13的源极耦接第一反相器INV1输入端Q，漏极耦接位线BL，栅极耦接字线WL。NMOS传输门晶体管N24的源极耦接第二反相器INV2输入端输入端，漏极耦接位线，栅极耦接字线WL。进一步的，静态随机存储单元还包括第一本征MOS管NA1，其源极/漏极耦接于第一反相器INV1的输入端Q，其漏极/源极耦接于第二反相器INV2的输出端S2，其栅极耦接于第一反相器INV1的输入端Q。以下将对带第一本征本文档来自技高网...

【技术保护点】
一种抗单粒子翻转的静态随机存储单元，包括第一反相器与第二反相器，其特征在于，还包括：第一NMOS传输门晶体管，其源极/漏极耦接所述第一反相器的输入端，漏极/源极耦接第一位线，栅极耦接字线；第二NMOS传输门晶体管，其源极/漏极耦接所述第二反相器的输入端，漏极/源极耦接第二位线，栅极耦接所述字线；以及第一本征MOS管，其源极/漏极耦接于所述第一反相器的输入端，漏极/源极耦接于所述第二反相器的输出端，栅极耦接于所述第一反相器的输入端。

【技术特征摘要】
1.一种抗单粒子翻转的静态随机存储单元，包括第一反相器与第二反相器，其特征在于，还包括：第一NMOS传输门晶体管，其源极/漏极耦接所述第一反相器的输入端，漏极/源极耦接第一位线，栅极耦接字线；第二NMOS传输门晶体管，其源极/漏极耦接所述第二反相器的输入端，漏极/源极耦接第二位线，栅极耦接所述字线；第一本征MOS管，其源极/漏极耦接于所述第一反相器的输入端，漏极/源极耦接于所述第二反相器的输出端，栅极耦接于所述第一反相器的输入端；以及第二本征MOS管，其源极/漏极耦接于所述第一反相器的输入端，漏极/源极耦接于所述第二反相器的输出端，栅极耦接于所述字线。2.根据权利要求1所述的静态随机存储单元，其特征在于，所述第一反相器包括第一PMOS晶体管与第一NMOS晶体管，所述第一PMOS晶体管的源极接电源，所述第...

【专利技术属性】
技术研发人员：胡少坚，
申请(专利权)人：上海集成电路研发中心有限公司，
类型：发明
国别省市：