一种基于与或非结构的可编程逻辑单元制造技术

本发明专利技术公开了一种基于与或非结构的可编程逻辑单元，其包括与或非基本单元，所述与或非基本单元在SRAM存储单元的输出控制信号的控制下实现第一输入数据和第二输入数据“与非”或者“或非”的功能；其中，所述与或非基本单元包括：上拉网络pFET逻辑电路模块和下拉网络nFET逻辑电路模块；上拉网络pFET逻辑电路模块包括至少一个第一至至少一个第六pFET管，所述下拉网络nFET逻辑电路模块包括至少一个第一至至少一个第六nFET管。本发明专利技术采用可编程与或非门(NANDOR)作为基本AIC单元，相比于与非锥结构，信号所需通过的电路级数少，面积更小，速度可更快，通过调整管子参数在实现不同功能延时差异较小。

【技术实现步骤摘要】

本专利技术属于计算机可编程逻辑
，尤其涉及一种基于与或非(NANDOR)结构的可编程逻辑单元。
技术介绍
可编程逻辑器件发展至今，已成为数字电路必不可少的实现媒介。可编程器件灵活的可编程能力使其可配置实现不同的逻辑功能，满足不同用户的功能需求。随着制造工艺的进步，可编程逻辑器件的性能不断提升。此外，可编程逻辑器件还具有较短的产品开发时间。上述优点使得可编程逻辑器件被广泛用于不同应用领域。可编程逻辑器件主要由可编程逻辑模块(ConfigurableLogicBlock，CLB)与可编程互连模块组成。CLB实现应用电路中的子逻辑功能，而可编程互连模块将各个子逻辑连接以形成完整的应用电路逻辑功能。目前主流的FPGA芯片的可编程逻辑单元(LogicElement，LE)通常通过查找表结构实现，如图1所示为一种典型的4输入查找表结构的可编程逻辑单元100的实现方式。可编程逻辑单元LUT4由1个多路选择器MUX16S1(16选1)110和16个SRAM存储单元121构成，其中多路选择器MUX16S1110由5个MUX4S1(4选1)120构成。输入端接入信号，当存储单元SRAM121配置为不同值时，能够实现不同的可编程功能。这种结构的可编程逻辑单元有着强大的可编程能力，但是其高度的灵活性也带来了相应的面积、时延等性能开销。同时由于这种可编程逻辑单元结构仅有一个输出端，当查找表的可编程功能存在冗余时，无法复用可配置资源。因此，瑞士洛桑理工大学的HadiParandeh等人首先提出了一种基于与非锥(And-InverterCone，AIC)结构的FPGA逻辑单元(美国专利US8,836,368B2)。如图2所示，以一个3级的AIC逻辑锥AIC3200为例，AIC3由4个底层AIC单元(BottomAICElement，EAE)210和3个基本AIC单元(BasicAICElement，BAE)220组成。其中，基本AIC单元220由一个二输入与非门221、一个反相器222，一个二输入选择器223、一个SRAM配置单元224组成；底层AIC单元210实际上包含了一个基本AIC单元220，其余部分电路由两个二输入选择器211、两个个反相器212、两个SRAM配置单元213组成。一个AIC3200有8个输入端i0～i7，当存储单元SRAM配置成为不同值时，AIC3能够实现不同的逻辑功能。示例中AIC3从至少一个第二层开始输出，至少一个第一层次的运算结果并不输出。由于任何函数通过逻辑运算都能够改写成为与非单元的组合表达式。因而可将任意的函数映射到AIC组合结构上。这种逻辑单元有着多输出多输入的特点，一方面能够满足多位宽输入的运算功能，同时能够很方便地利用中间的输出结果有效利用可编程资源。其中基本AIC单元BAE220的实现形式通常如图3中300所示，相应的二输入与非门221、一个反相器222，一个二输入选择器223、一个SRAM配置单元224的电路实现形式如310、320、330、340所示。整个AIC单元BAE220需12个晶体管实现。这种基于与非锥结构的可编程逻辑单元配置成为不同运算功能时，基本AIC单元将有着不同的路径选择，即是否通过反相器。不通过反相器，基本AIC单元实现了与非门的功能；选择通过反相器路径，基本AIC单元则实现了与门的功能。在延时路径上两种配置有着不同的延时性能，这给应用电路实现后期的时序约束带来了不便。
技术实现思路
有鉴于此，本专利技术提出了一种基于与或非锥结构的可编程逻辑单元，即采用可编程与或非门(NANDOR)作为基本逻辑锥单元。本专利技术提出了一种基于与或非结构的可编程逻辑单元，其包括与或非基本单元，所述与或非基本单元在SRAM存储单元的输出控制信号的控制下实现第一输入数据和第二输入数据“与非”或者“或非”的功能，通过多级互连，可实现任何逻辑功能表达式；其中，所述与或非基本单元包括：上拉网络pFET逻辑电路模块和下拉网络nFET逻辑电路模块；上拉网络pFET逻辑电路模块包括至少一个第一pFET管至至少一个第六pFET管；所述至少一个第一pFET管和至少一个第四pFET管的源极接电源，所述至少一个第一pFET管的漏极接至少一个第二pFET管的源极，所述至少一个第四pFET管的漏极接所述至少一个第五pFET管的源极，所述至少一个第二pFET的漏极接所述至少一个第三pFET管的源极，所述至少一个第五pFET管的漏极接所述至少一个第六pFET管的源极，所述至少一个第三pFET管和所述至少一个第六pFET管的漏极接信号线y端；其中，所述至少一个第四pFET管漏极与所述至少一个第一pFET管的漏极互连或者所述至少一个第四pFET管的漏极与至少一个第二pFET管的漏极互连，以将所述上拉网络pFET逻辑电路模块分成上下串联的两部分；所述至少一个第一pFET管至至少一个第三pFET管的栅极分别接所述第一输入数据和SRAM存储单元的输出控制信号中的一个，所述至少一个第四pFET管至至少一个第六pFET管的栅极接所述第二输入数据和SRAM存储单元的输出控制信号中的一个。一方面，本专利技术的电路实现所需的管子数目小于现有技术中的与非锥结构，面积优于图2中的与非锥基本AIC单元，速度优于原结构，在实现不同功能时，其延时差异较小，并且可以通过调整管子参数使得实现不同功能时的延时相同。附图说明图1是现有技术中一种典型的4输入查找表结构的可编程逻辑单元结构示意图；图2是现有技术中一种基于与非锥(And-InverterCone，AIC)结构的FPGA逻辑单元结构示意图；图3是现有技术中基于与非锥(And-InverterCone，AIC)结构中基本AIC单元的实现结构图；图4是本专利技术中第一实施例中与或非单元(NANDOR)通过COMS标准复合逻辑门的电路实现图；图5是本专利技术中第二实施例中与或非单元(NANDOR)通过COMS标准复合逻辑门的电路实现图；图6是本专利技术中第三实施例中与或非单元(NANDOR)通过COMS标准复合逻辑门的电路实现图；图7是本专利技术中第四实施例中与或非单元(NANDOR)通过COMS标准复合逻辑门的电路实现图；图8是本专利技术中第五实施例中与或非单元(NANDOR)通过COMS标准复合逻辑门的电路实现图；图9是本专利技术中第六实施例中与或非单元(NANDOR)通过COMS标准复合逻辑门本文档来自技高网...

【技术保护点】
一种基于与或非结构的可编程逻辑单元，其包括与或非基本单元，所述与或非基本单元在SRAM存储单元的输出控制信号的控制下实现第一输入数据和第二输入数据“与非”或者“或非”的功能，通过多级互连，可实现任何逻辑功能表达式；其中，所述与或非基本单元包括：上拉网络pFET逻辑电路模块和下拉网络nFET逻辑电路模块；上拉网络pFET逻辑电路模块包括至少一个第一pFET管至至少一个第六pFET管；所述至少一个第一pFET管和至少一个第四pFET管的源极接电源，所述至少一个第一pFET管的漏极接至少一个第二pFET管的源极，所述至少一个第四pFET管的漏极接所述至少一个第五pFET管的源极，所述至少一个第二pFET的漏极接所述至少一个第三pFET管的源极，所述至少一个第五pFET管的漏极接所述至少一个第六pFET管的源极，所述至少一个第三pFET管和所述至少一个第六pFET管的漏极接信号线y端；其中，所述至少一个第四pFET管漏极与所述至少一个第一pFET管的漏极互连或者所述至少一个第四pFET管的漏极与至少一个第二pFET管的漏极互连，以将所述上拉网络pFET逻辑电路模块分成上下串联的两部分；所述至少一个第一pFET管至至少一个第三pFET管的栅极分别接所述第一输入数据和SRAM存储单元的输出控制信号中的一个，所述至少一个第四pFET管至至少一个第六pFET管的栅极接所述第二输入数据和SRAM存储单元的输出控制信号中的一个。...

【技术特征摘要】
1.一种基于与或非结构的可编程逻辑单元，其包括与或非基本单元，
所述与或非基本单元在SRAM存储单元的输出控制信号的控制下实现第
一输入数据和第二输入数据“与非”或者“或非”的功能，通过多级互连，
可实现任何逻辑功能表达式；
其中，所述与或非基本单元包括：上拉网络pFET逻辑电路模块和下
拉网络nFET逻辑电路模块；上拉网络pFET逻辑电路模块包括至少一个
第一pFET管至至少一个第六pFET管；
所述至少一个第一pFET管和至少一个第四pFET管的源极接电源，
所述至少一个第一pFET管的漏极接至少一个第二pFET管的源极，所述
至少一个第四pFET管的漏极接所述至少一个第五pFET管的源极，所述
至少一个第二pFET的漏极接所述至少一个第三pFET管的源极，所述至
少一个第五pFET管的漏极接所述至少一个第六pFET管的源极，所述至
少一个第三pFET管和所述至少一个第六pFET管的漏极接信号线y端；
其中，所述至少一个第四pFET管漏极与所述至少一个第一pFET管的漏
极互连或者所述至少一个第四pFET管的漏极与至少一个第二pFET管的
漏极互连，以将所述上拉网络pFET逻辑电路模块分成上下串联的两部分；
所述至少一个第一pFET管至至少一个第三pFET管的栅极分别接所述第
一输入数据和SRAM存储单元的输出控制信号中的一个，所述至少一个第
四pFET管至至少一个第六pFET管的栅极接所述第二输入数据和SRAM
存储单元的输出控制信号中的一个。
2.如权利要求1所述的基于与或非结构的可编程逻辑单元，其中，
所述至少一个第一pFET管、至少一个第二pFET管和至少一个第三pFET
管其中之一的栅极接SRAM存储单元的输出信号，其余两个的栅极接第一
输入数据，所述至少一个第四pFET管、至少一个第五pFET管和至少一
个第六pFET管的其中之一的栅极接SRAM存储单元的输出控制信号，而
其余两个的栅极接第二输入数据，且所述至少一个第一pFET管、至少一
个第二pFET管和至少一个第三pFET管中与所述至少一个第四pFET管、
至少一个第五pFET管和至少一个第六pFET管中接SRAM存储单元的输

\t出信号的pFET不位于所述上下串联两部分中的同一部分中，且所述至少
一个第一pFET管、至少一个第二pFET管和至少一个第三pFET管中接所
述第一输入数据的pFET管不位于所述上下串联两部分中的同一部分中，
所述至少一个第四pFET管、至少一个第五pFET管和至少一个第六pFET
管中接所述第二输入数据的pFET管部位与所述上下串联两部分中的同一
部分中。
3.如权利要求2所述的基于与或非结构的可编程逻辑单元，其中，
所述至少一个第四pFET管的漏极与所述至少一个第二pFET管的漏极互
连，所述至少一个第一pFET管的栅极接SRAM存储单元的输出控制信号，
所述至少一个第二pFET管和至少一个第三pFET管的栅极接第一输入数
据，所述至少一个第四pFET管的栅极接第二输入数据，所述至少一个第
五pFET管的栅极接SRAM存储单元的输出控制信号，所述至少一个第六
pFET管的栅极接第二输入数据。
4.如权利要求2所述的基于与或非结构的可编程逻辑单元，其中，
所述至少一个第四pFET管的漏极与所述至少一个第二pFET管的漏极互
连，所述至少一个第一pFET管和至少一个第三pFET管的栅极接第一输
入数据，所述至少一个第二pFET管的栅极接SRAM存储单元的输出控制
信号，所述至少一个第四pFET管的栅极接第二输入数据，所述至少一个
第五pFET管的栅极...

【专利技术属性】
技术研发人员：黄志洪，韦援丰，杨立群，李威，魏星，江政泓，林郁，杨海钢，
申请(专利权)人：中国科学院电子学研究所，
类型：发明
国别省市：北京;11