一种宽位累加器电路及其设计方法、可编程逻辑器件技术

本发明专利技术提供了一种宽位累加器电路及其设计方法、可编程逻辑器件，该宽位累加器电路包括第一输入端A、第二输入端B、第三输入端C、第四输入端PI、第一输出端P0、第一加法器以及与所述第一输入端A、第二输入端B及第三输入端C连接的第一支路、与第四输入端PI连接的第二支路、与第一输出端P0连接的第三支路，所述第一加法器将第一支路的输出结果与所述第二支路的输出结果进行运算，通过第三支路输出第一并行数据；第一支路、第二支路及第三支路由硬核配置形成。通过本发明专利技术的实施，直接通过硬核配置可直接实现的宽位累加器，不需要通过外部的寄存器和绕线，减少寄存器输出到逻辑运算单元之间的延时，使其时序性能优于通过软IP实现的累加器。

Wide bit accumulator circuit and its design method and programmable logic device

The invention provides a wide accumulator circuit and its design method, programmable logic device, the wide accumulator circuit comprises a first input terminal A, second input B, third input, fourth C input PI, output P0, the first and the first adder and the first input end, second input end A B and three C input terminal connected to the first branch, and the fourth input end PI connected to the second branch, and the first output end P0 connected to the third branch, the first adder will output the output results of the first branch and the second branch of the results of operations, through third parallel data output of the first branch; the first branch, second branch and three branch core routing configuration form. The embodiment of the invention, directly through the implementation of core configuration of the wide accumulator, need not through an external register and winding, reducing register output to the logic unit of the delay, the timing performance is better than that by IP to achieve the soft accumulator.

【技术实现步骤摘要】
一种宽位累加器电路及其设计方法、可编程逻辑器件
本专利技术涉及FPGA(FieldProgrammableGateArray，可编程逻辑器件)
，尤其涉及一种宽位累加器电路及其设计方法、可编程逻辑器件。
技术介绍
累加器，在运算器中，是专门可用来存放算术或逻辑运算的一个操作数和运算结果的寄存器，能进行加、减、读出、移位、循环移位和求补等操作，是运算器的主要组成部分。在数字系统中也有着广泛的应用，是诸多数字系统数据通路中的重要运算部件，尤其是在高性能微处理器、数字信号处理器、图形图像系统、科学计算以及某些特定数据处理设备中更是不可或缺的组成部分，有着举足轻重的地位，常常会成为系统性能的瓶颈。目前，在现有的FPGA中DSP(DigitalSignalProcessor，数字信号处理器)内嵌有累加器功能，但是DSP内嵌的累加器都是固定的，在实际应用中，若需求宽位累加器时，则需要借助DSP外部资源配置来进行实现，这会消耗大量FPGA的绕线资源，同时因为DSP外部绕线长度增加，会增大寄存器到DSP的延迟，从而会影响实现累加器的最高时钟频率。因此，本领域技术人员亟待提供一种宽位累加器，以解决现有的宽位累加器需要通过借助外部配置资源实现的技术问题。
技术实现思路
本专利技术提供了一种宽位累加器电路及其设计方法、可编程逻辑器件，以解决现有累加器需要借助DSP外部电路配置资源才能实现的技术问题。为解决上述技术问题，本专利技术提供了一种宽位累加器电路，包括：第一输入端A、第二输入端B、第三输入端C、第四输入端PI、第一输出端P0、第一加法器以及与所述第一输入端A、第二输入端B及第三输入端C连接的第一支路、与所述第四输入端PI连接的第二支路、与所述第一输出端P0连接的第三支路，所述第一加法器将所述第一支路的输出结果与所述第二支路的输出结果进行运算，通过所述第三支路输出第一并行数据；所述第一支路包括乘法器和第一选择器，所述乘法器用于将所述第一输入端A和第二输入端B输入的数据进行乘法运算，得到第一运算数据,并输出至所述第一选择器，所述第一选择器根据第一选择信号sel0从所述第一运算数据和所述第三输入端C输入的数据两个数据中选择一个数据输出至所述第一加法器；所述第二支路包括第二选择器，所述第二选择器用于根据第二选择信号sel1从所述第四输入端PI输入的至少三个数据中选择一个数据输出至所述第一加法器；所述第三支路包括第一输出寄存器preg1，所述第一输出寄存器preg1的输入端与所述第一加法器的输出端连接，所述第一输出寄存器preg1的输出端与所述第一输出端P0连接，用于输出第一并行数据。进一步的，所述宽位累加器电路还包括第四支路，所述第四支路与所述第一加法器的输出端连接，用于将所述第一加法器输出的第一输出级联数据进行运算，输出第二并行数据。进一步的，所述第四支路包括第三选择器、第二加法器、第二输出寄存器preg2以及与所述第二输出寄存器preg2连接的第二输出端P1，所述第三选择器根据第三选择信号sel2选择由所述第一输出级联数据经过右移M位得到的级联数据输出至所述第二加法器，所述第二加法器将所述第三选择器输出的右移M位得到的级联数据与所述第二输出寄存器preg2输出的数据进行加法运算，并输出至所述第二输出寄存器preg2。进一步的，若所述第四输入端PI输入的至少三个数据包括：由第一输入级联数据右移M位得到的级联数据、所述第一输出寄存器preg1输出的数据以及所述第一输出寄存器preg1输出的数据的低M位数据三个数据时，所述第二选择器为三选一选择器，所述三选一选择器根据第二选择信号sel1从该三个数据中选择一个输出给所述第一加法器。进一步的，当所述第一选择信号sel0为所述第一运算数据的选择信号，所述第二选择信号sel1为所述第一输出寄存器preg1输出的数据的选择信号时，所述第一加法器将所述第一运算数据与所述第一输出寄存器preg1输出的数据进行加法运算，输出运算结果至所述第一输出寄存器preg1，得到第一并行数据。进一步的，当所述第一选择信号sel0为所述第一运算数据的选择信号，所述第二选择信号sel1为所述第一输出寄存器preg1输出的数据的低M位数据的选择信号时，所述第一加法器将所述第一运算数据与所述第一输出寄存器preg1输出的数据的低M位数据进行加法运算，输出运算结果至所述第一输出寄存器preg1，得到第三并行数据。进一步的，当所述第一选择信号sel0为所述第一运算数据的选择信号，所述第二选择信号sel1为所述第一输出寄存器preg1输出的数据的低M位数据的选择信号，所述第三选择信号sel2为由所述第一输出级联数据经过右移M位得到的级联数据的选择信号时，所述第一加法器将所述第一运算数据与所述第一输出寄存器preg1输出的数据的低M位数据进行加法运算，所述第一加法器根据运算结果输出第一输出级联数据至所述第三选择器，所述第三选择器与所述第二加法器连接，将经过右移M位得到的第一输出级联数据输出至所述第二加法器，所述第二加法器将所述右移M位得到的第一输出级联数据与所述第二输出寄存器preg2输出的数据进行加法运算，输出运算结果至所述第二输出寄存器preg2，得到第四并行数据。为了解决上述技术问题，本专利技术还提供了一种可编程逻辑器件，包括如上所述的宽位累加器电路。为了解决上述技术问题，本专利技术还提供了一种宽位累加器电路设计方法，所述宽位累加器电路包括第一支路、第二支路、第一输出寄存器preg1、与所述第一输出寄存器preg1连接的第一输出端P0和第一加法器，其特征在于，所述方法包括：在所述第一支路上设置乘法器和第一选择器，所述乘法器将第一输入端A和第二输入端B输入的数据进行乘法运算得到的第一运算数据输出至所述第一选择器，所述第一选择器根据第一选择信号sel0从所述第一运算数据和第三输入端C输入的数据两个数据中选择一个数据输出至所述第一加法器；在所述第二支路上设置第二选择器，其中所述第二选择器为三选一选择器，所述第二选择器用于根据第二选择信号sel1从第四输入端PI输入的至少三个数据中选择一个数据输出至所述第一加法器，所述第一加法器将根据所述第一选择器输出的数据与所述第二选择器输出的数据进行运算，通过所述第一输出寄存器preg1输出第一并行数据；在所述第一加法器的输出端上设置第四支路，所述第四支路与所述第一加法器的输出端连接，用于将所述第一加法器输出的第一输出级联数据进行运算，输出第二并行数据。进一步的，所述在所述第一加法器和所述第一输出寄存器preg1之间设置第四支路包括：在所述第一加法器的输出端上设置第三选择器、第二加法器、第二输出寄存器preg2以及与所述第二输出寄存器preg2连接的第二输出端P1，所述第三选择器根据第三选择信号sel2选择由所述第一输出级联数据经过右移M位得到的级联数据输出至所述第二加法器，所述第二加法器将所述第三选择器输出的右移M位得到的级联数据与所述第二输出寄存器preg2输出的数据进行加法运算，并输出至所述第二输出寄存器preg2，所述第二输出寄存器preg2输出第二并行数据。本专利技术的有益效果是：本专利技术提供了一种宽位累加器电路及其设计方法、可编程逻辑器件，直接通过配置可实现宽位累加器能节省数字逻辑本文档来自技高网...

【技术保护点】
一种宽位累加器电路，其特征在于，包括：第一输入端A、第二输入端B、第三输入端C、第四输入端PI、第一输出端P0、第一加法器以及与所述第一输入端A、第二输入端B及第三输入端C连接的第一支路、与所述第四输入端PI连接的第二支路、与所述第一输出端P0连接的第三支路，所述第一加法器将所述第一支路的输出结果与所述第二支路的输出结果进行运算，通过所述第三支路输出第一并行数据；所述第一支路包括乘法器和第一选择器，所述乘法器用于将所述第一输入端A和第二输入端B输入的数据进行乘法运算，得到第一运算数据,并输出至所述第一选择器，所述第一选择器根据第一选择信号sel0从所述第一运算数据和所述第三输入端C输入的数据两个数据中选择一个数据输出至所述第一加法器；所述第二支路包括第二选择器，所述第二选择器用于根据第二选择信号sel1从所述第四输入端PI输入的至少三个数据中选择一个数据输出至所述第一加法器；所述第三支路包括第一输出寄存器preg1，所述第一输出寄存器preg1的输入端与所述第一加法器的输出端连接，所述第一输出寄存器preg1的输出端与所述第一输出端P0连接，用于输出第一并行数据。

【技术特征摘要】
1.一种宽位累加器电路，其特征在于，包括：第一输入端A、第二输入端B、第三输入端C、第四输入端PI、第一输出端P0、第一加法器以及与所述第一输入端A、第二输入端B及第三输入端C连接的第一支路、与所述第四输入端PI连接的第二支路、与所述第一输出端P0连接的第三支路，所述第一加法器将所述第一支路的输出结果与所述第二支路的输出结果进行运算，通过所述第三支路输出第一并行数据；所述第一支路包括乘法器和第一选择器，所述乘法器用于将所述第一输入端A和第二输入端B输入的数据进行乘法运算，得到第一运算数据,并输出至所述第一选择器，所述第一选择器根据第一选择信号sel0从所述第一运算数据和所述第三输入端C输入的数据两个数据中选择一个数据输出至所述第一加法器；所述第二支路包括第二选择器，所述第二选择器用于根据第二选择信号sel1从所述第四输入端PI输入的至少三个数据中选择一个数据输出至所述第一加法器；所述第三支路包括第一输出寄存器preg1，所述第一输出寄存器preg1的输入端与所述第一加法器的输出端连接，所述第一输出寄存器preg1的输出端与所述第一输出端P0连接，用于输出第一并行数据。2.根据权利要求1所述的宽位累加器电路，其特征在于，还包括第四支路，所述第四支路与所述第一加法器的输出端连接，用于将所述第一加法器输出的第一输出级联数据进行运算，输出第二并行数据。3.根据权利要求2所述的宽位累加器电路，其特征在于，所述第四支路包括第三选择器、第二加法器、第二输出寄存器preg2以及与所述第二输出寄存器preg2连接的第二输出端P1，所述第三选择器根据第三选择信号sel2选择由所述第一输出级联数据经过右移M位得到的级联数据输出至所述第二加法器，所述第二加法器将所述第三选择器输出的右移M位得到的级联数据与所述第二输出寄存器preg2输出的数据进行加法运算，并输出至所述第二输出寄存器preg2。4.根据权利要求3所述的宽位累加器电路，其特征在于，若所述第四输入端PI输入的至少三个数据包括：由第一输入级联数据右移M位得到的级联数据、所述第一输出寄存器preg1输出的数据以及所述第一输出寄存器preg1输出的数据的低M位数据三个数据时，所述第二选择器为三选一选择器，所述三选一选择器根据第二选择信号sel1从该三个数据中选择一个输出给所述第一加法器。5.根据权利要求4所述的宽位累加器电路，其特征在于，当所述第一选择信号sel0为所述第一运算数据的选择信号，所述第二选择信号sel1为所述第一输出寄存器preg1输出的数据的选择信号时，所述第一加法器将所述第一运算数据与所述第一输出寄存器preg1输出的数据进行加法运算，输出运算结果至所述第一输出寄存器preg1，得到第一并行数据。6.根据权利要求4所述的宽位累加器电路，其特征在于，当所述第一选择信号sel0为所述第一运算数据的选择信号，所述第二选择信号sel1为所述第一输出寄存器preg1输出的数据的低...

【专利技术属性】
技术研发人员：蒲迪锋，
申请(专利权)人：深圳市紫光同创电子有限公司，
类型：发明
国别省市：广东,44