一种基于时钟拉伸技术的高能效二进制加法器制造技术

本发明专利技术涉及集成电路技术领域，特别涉及一种基于时钟拉伸技术的高能效二进制加法器。包括数据输入模块、运算模块、预测模块和控制电路模块；数据输入模块在控制电路模块提供的使能信号EN的控制下接收外部操作数；运算模块根据预测模块输出的预测信号pre选择不同的运算模式。本发明专利技术根据加法器关键路径被激活的概率较小的特点，利用时钟拉伸技术使加法器工作在高速和低速两个不同的运算模式下，其中96.875％的概率工作在高速运算模式，时钟拉伸技术能有效降低加法器的延时；此外，在两种运算模式下，都有比较大的延迟裕度，可以结合自适应电压可调技术，适当降低加法器的电压，从而降低加法器的功耗。

【技术实现步骤摘要】

本专利技术涉及集成电路
，特别涉及一种基于时钟拉伸技术的高能效二进制加法器。
技术介绍
加法器是数字系统设计中最常用的数据通路，它的性能很大程度上会影响整个数字系统的性能。传统的N位行波进位加法器由N个完全相同的全加器串联构成，其结构如图1所示。行波进位加法器的延时与其输入信号有关，只有在特定的输入模式下，进位会从最低有效位波动到最高有效位，发生行波进位效应，第2位必须在第1位计算出结果后，才能开始计算；第3位必须在第2位计算出结果后，才能开始计算，等等。而最后的第N位必须在前N-1位全部计算出结果后，才能开始计算。这样的方法，使得实现N位的二进制加法所需的时间是实现1位的二进制加法的时间的N倍，行波进位加法器运算速度慢，因此适用于较小字长的加法运算。对于较大字长的加法，一般是应用快速加法器，例如进位旁路加法器，进位选择加法器以及超前进位加法器等。这些加法器主要是通过增加部分冗余运算来加快运算速度，比如提前预测每一级加法器的输入进位，当这些输入进位正确时，各级加法器利用提前预测的输入进位并行计算输出结果，但当某级预测进位发生错误时，需要等待前一级输出正确的进位信号，重新计算该本文档来自技高网...

【技术保护点】
一种基于时钟拉伸技术的高能效二进制加法器，包括数据输入模块、运算模块、预测模块和控制电路模块；数据输入模块的输入端接外部操作数信号A[0:31]和B[0:31]，其时钟端接外部时钟信号CLK，其使能信号输入端接控制电路模块的输出端，其输出端接运算模块的数据输入端，输出信号为a0[0:31]和a1[0:31]；数据输入模块在控制电路模块提供的使能信号EN的控制下接收外部操作数，使能信号EN为高时，外部操作数进入运算模块，使能信号EN为低时，外部操作数不能进入运算模块；运算模块的模式选择输入端接预测模块的输出端，运算模块根据预测模块输出的预测信号pre选择不同的运算模式，当预测信号pre为0时，运...

【技术特征摘要】
1.一种基于时钟拉伸技术的高能效二进制加法器，包括数据输入模块、运算模块、预测模块和控制电路模块；数据输入模块的输入端接外部操作数信号A[0:31]和B[0:31]，其时钟端接外部时钟信号CLK，其使能信号输入端接控制电路模块的输出端，其输出端接运算模块的数据输入端，输出信号为a0[0:31]和a1[0:31]；数据输入模块在控制电路模块提供的使能信号EN的控制下接收外部操作数，使能信号EN为高时，外部操作数进入运算模块，使能信号EN为低时，外部操作数不能进入运算模块；运算模块的模式选择输入端接预测模块的输出端，运算模块根据预测模块输出的预测信号pre选择不同的运算模式，当预测信号pre为0时，运算模块工作在高速运算模式，预测信号pre为1时，运算模块工作在低速运算模式；运算模块的数据输出端为整个二进制加法器的数据输出端；预测模块的输入端接数据输入模块输出的部分输出信号a0[15:19]和a1[15:19]，其输出端接控制电路模块的输入端。2.根据权利要求1所述的一种基于时钟拉伸技术的高能效二进制加法器，其特征在于，所述数据输入模块由64个带使能端的D触发器构成，每个D触发器的输入端分别接入外部操作数信号A[0:31]和B[0:31]，每个D触发器对应的输出信号分别为a0[0:31]和a1[0:31]；每个D触发器的时钟端都接外部时钟信号CLK，每个D触发器的使能端都接所述控制电路模块输出的使能信号EN。3.根据权利要求1所述的一种基于时钟拉伸技术的高能效二进制加法器，其特征在于，所述运算模块由第一部分、第二部分和连接两部分的与门组成；第一部分包括五个四位旁路加法器，所述五个四位旁路加法器的数据输入端分别连接数据输入模块的输出信号a0[3:0]和a1[3:0]、a0[7:4]和a1[7:4]、a0[11:8]和a1[11:8]、a0[15:12]和a1[15:12]以及a0[19:16]和a1[19:16]，所述五个四位旁路加法器的数据输出端的输出信号分别为sum[3:0]、sum[7:4]、sum[11:8]、sum[15:12]和sum[19:16]，前一个四位旁路加法器的进位输出端连接后一个四位旁路加法器的进位输入端，第一个四位旁路加法器的进位输入端输入信号0，最后一个四位旁路加法器的进位输出端不连接；第二部分包括一个五位旁路加法器和三个四位旁路加法器，所述五位旁路加法器的数据输入端连接数据输入模块的输出信号a0[19:15]和a1[19:15]，所述三个四位旁路加法器的数据输入端分别连接数据输入模块的输出信号a0[23:20]和a1[23:20]、a0[27:24]和a1[27:24]以及a0[31:28]和a1[31:28]，所述三个四位旁路加法器的数据输...

【专利技术属性】
技术研发人员：贺雅娟，邢彦，杨家兴，万晨雨，甄少伟，罗萍，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51