一种加法器制造技术

本发明专利技术公开了一种加法器，用以解决现有技术中存在的利用一位全加器实现多位的二进制加法存在的耗费时间较长的问题。该加法器包括：按照第一串联规则进行串联而构成回路的多个一位全加器；其中，每个全加器均包含：第一被加数的输入端、第二被加数的输入端、进位值输入端、用于输出第一被加数和第二被加数相加所得到的和值的和值输出端，以及用于输出第一被加数和第二被加数相加所产生的进位值的进位值输出端；所述第一串联规则包括：每对相邻的全加器中，一个全加器的所述进位值输出端与另一个全加器的所述进位值输入端相连接。

【技术实现步骤摘要】
一种加法器
本专利技术涉及可编程设计
，尤其涉及一种加法器。
技术介绍
FPGA是一种集成度很高的新型高性能可编程芯片，适用于高速、高密度的高端数字逻辑电路设计领域。由于其内部电路功能是可编程的(Programmable)，因此可以通过硬件描述语言(HardwareDescriptionLanguage，HDL)和专用设计工具，在其内部灵活地实现极其复杂的电路功能。在FPGA设计领域，面积通常指的是FPGA的芯片资源，包括逻辑资源和I/O资源等。速度一般指的是FPGA工作的最高频率。由于面积越小，就意味可以用更低的成本来实现产品的功能，因此在实际设计中，使用最小的面积设计出最高的速度是每一个开发者追求目标。速度优势可以换取面积的节约，即所谓速度换面积原则。所谓的速度优势指的通过进行整个FPGA的设计，使得FPGA中有部分模块的算法运行周期快于其他部分模块，这样，这部分模块就相对于其他部分具有速度优势。利用这部分模块的速度优势来降低整个FPGA设计的使用资源就是速度换面积原则的体现。速度换面积原则在一些较复杂的算法设计中常常会用到。而在这些较复杂的算法设计中，流水线设计常常是必须本文档来自技高网...

【技术保护点】
一种加法器，其特征在于，包括：按照第一串联规则进行串联而构成回路的多个一位全加器；其中，每个全加器均包含：第一被加数的输入端、第二被加数的输入端、进位值输入端、用于输出第一被加数和第二被加数相加所得到的和值的和值输出端，以及用于输出第一被加数和第二被加数相加所产生的进位值的进位值输出端；所述第一串联规则包括：每对相邻的全加器中，一个全加器的所述进位值输出端与另一个全加器的所述进位值输入端相连接。

【技术特征摘要】
1.一种加法器，其特征在于，包括：按照第一串联规则进行串联而构成回路的多个一位全加器；其中，每个全加器均包含：第一被加数的输入端、第二被加数的输入端、进位值输入端、用于输出第一被加数和第二被加数相加所得到的和值的和值输出端，以及用于输出第一被加数和第二被加数相加所产生的进位值的进位值输出端；所述第一串联规则包括：每对相邻的全加器中，一个全加器的所述进位值输出端与另一个全加器的所述进位值输入端相连接；所述多个一位全加器中，有一个全加器的所述进位值输出端与该全加器所相邻的另一个全加器的进位值输入端之间连接有第一特定电路；其中，所述第一特定电路用于：使得所述多个一位全加器在所述加法器的被加数有效性控制信号引脚输入的有效性控制信号和所述加法器的时钟信号引脚输入的时钟信号的控制下进行工作；所述第一特定电路包括：按照第二串联规则依次串联的第一与门、第一触发器和或门；所述第二串联规则包括：该全加器的所述进位值输出端与所述第一与门的第一输入端相连接；所述第一与门的输出端与所述第一触发器的第一输入端相连接；所述第一触发器的输出端与所述或门的第一输入端相连接；所述或门的输出端与该全加器所相邻的另一个全加器的进位值输入端相连接；其中，所述第一与门的第二输入端连接从所述加法器的被加数有效性控制信号引脚输入的所述有效性控制信号的传输线；所述第一触发器的第二输入端连接从所述加法器的时钟信号引脚输入的所述时钟信号的传输线；所述或门的第二输入端连接有第二特定电路；所述第二特定电路用于：使...

【专利技术属性】
技术研发人员：郭发长，
申请(专利权)人：福建星网锐捷网络有限公司，
类型：发明
国别省市：