本发明专利技术公开了一种反相器电路及其驱动方法，由第一、第二、第三、第四晶体管及电容构成；第一晶体管的栅极及漏极与高电压相连，第一晶体管的源级与第二晶体管的源极、第三晶体管的栅极、电容的一端连接；第二晶体管的栅极、第四晶体管的栅极分别与输入信号及相连，所述第二晶体管的漏极与低电压相连；第三晶体管的漏极与高电压相连，第三晶体管的源极、第四晶体管的源极及电容的另一端分别与输出端口相连，第四晶体管的漏极与低电压相连，本发明专利技术可以实现反相器的低功耗。
【技术实现步骤摘要】
本专利技术涉及薄膜晶体管集成电路领域，特别涉及。
技术介绍
反相器是数字集成电路的基础单位。当输入信号为高时，输出信号为低；当输入信号为低时，输出信号为高。传统的CMOS反相器是由一个P型晶体管和一个N型晶体管组成。随着薄膜晶体管技术的发展，特别是氧化物半导体薄膜晶体管的发展，利用单极性的晶体管直接集成数字电路是科学界和产业界发展的重要研究方向。氧化物半导体晶体管具有较高的载流子迀移率，与非晶硅工艺兼容度高，制备成本低廉，具有很好的均匀性和很高的电流开关比等等优点，具有很好的发展潜力。但是，由于氧化物薄膜晶体管只有N型能够稳定工作，传统的反相器电路结构应用到氧化物薄膜晶体管中会有高功耗、低输出摆幅、慢响应速度等特点。
技术实现思路
为了克服现有技术存在的缺点与不足，本专利技术提供。本专利技术采用如下技术方案:—种反相器电路，由第一、第二、第三、第四晶体管及电容构成；所述第一晶体管Tl的栅极及漏极与高电压Vdd相连，所述第一晶体管Tl的源级与第二晶体管T2的源极、第三晶体管T3的栅极、电容Cl的一端连接；所述第二晶体管T2的栅极、第四晶体管T4的栅极分别与输入信号Vin相连，所述第二晶体管T2的漏极及第四晶体管T4的漏极与低电压GND相连；所述第三晶体管T3的漏极与高电压Vdd相连，所述第三晶体管T3的源极、第四晶体管T4的源极及电容Cl的另一端分别与输出端口 V.相连。所述第一、第二、第三及第四晶体管为N型薄膜晶体管。第一晶体管Tl及第二晶体管T2构成输出模块。—种反相器电路的驱动方法，包括如下步骤:当输入信号Vin为高电平时，第二晶体管T2、第四晶体管T4被打开，在第一晶体管Tl与第二晶体管T2形成的回路中，由于分压的作用，第三晶体管T3的栅极即M点的电压会变成一个较低的电平，从而关断第三晶体管T3，由于第四晶体管T4被打开，输出端口与低电平GND相连，输出的信号变为低电平，而且低电平信号通过电容耦合作用反馈回去第三晶体管T3的栅极，使得其电压更低，从而确保输出信号维持在较低的电压水平；当输入信号为低电平时，第二晶体管T2、第四晶体管T4被关断，第三晶体管T3的栅极即M点通过第一晶体管Tl进行充电，电压变为高电平，第三晶体管T3被打开，输出端口与高电平相连，产生高电平的输出信号，同时，高电平的输出信号通过电容耦合作用反馈回去第三晶体管T3的栅极，使得其电压更高，从而使第三晶体管T3被充分打开，提高输出端口的充电速度，也使得输出信号能完全达到高电平。本专利技术的有益效果:(I)低功耗，利用第一晶体管和第二晶体管控制输出模块的上拉晶体管(第三晶体管)，在输入信号为高电平时候将上拉晶体管关断，避免出现从高电平流经大尺寸晶体管到低电平的大电流回路，从而降低反相器的能量耗损；(2)高速度，利用电容将输出信号反馈回反相器电路内部进行优化控制。当输出端口变为高电平时，通过电容耦合作用，上拉晶体管的栅极电压会被拉高，使得该晶体管被更加充分打开，从而可以快速地对输出端口进行充电；当输出端口变为低电平时，通过电容耦合作用，上拉晶体管的栅极电压会被拉低，从而减少上拉晶体管对输出端口的影响，促进下拉晶体管对输出端口的放电速度；(3)宽输出摆幅，通过电容耦合设计，使得上拉晶体管被充分打开，输出端口能完全达到高电压VDD，通过晶体管控制和电容耦合设计，使得上拉晶体管在输出低电平信号时候被关断，从而使输出电平更接近GND，综合上述两个方面，反相器的输出摆幅能够优于传统反相器电路的输出摆幅。【附图说明】图1是本专利技术的反相器电路结构示意图；图2是由图1构成的震荡环电路结构图； 图3是柔性集成电路基板示意图。【具体实施方式】下面结合实施例及附图，对本专利技术作进一步地详细说明，但本专利技术的实施方式不限于此。实施例如图1所示，一种反相器电路，由第一、第二、第三、第四晶体管及电容构成；所述第一晶体管Tl的栅极及漏极与高电压Vdd相连，所述第一晶体管Tl的源级与第二晶体管T2的源极、第三晶体管T3的栅极、电容Cl的一端连接；所述第二晶体管T2的栅极、第四晶体管T4的栅极分别与输入信号Vin及相连，所述第二晶体管T2的漏极与低电压GND相连；所述第三晶体管T3的漏极与高电压Vdd相连，所述第三晶体管T3的源极、第四晶体管T4的源极及电容Cl的另一端分别与输出端口 V.相连；所述第四晶体管T4的漏极与低电压GND相连。第一晶体管Tl及第二晶体管T2构成输出模块。反相器的工作方式如下:当输入信号为高电平时，第二晶体管T2、第四晶体管T4被打开，在第一晶体管Tl与第二晶体管T2形成的回路中，由于分压的作用，第三晶体管的栅极T3 (M点)的电压会变成一个较低的电平，从而关断第三晶体管T3。由于第四晶体管T4被打开，输出端口与低电平GND相连，输出的信号变为低电平。而且低电平信号通过电容耦合作用反馈回去第三晶体管T3的栅极，使得其电压更低，从而确保输出信号维持在较低的电压水平。当输入信号为低电平时，第二晶体管T2、第四晶体管T4被关断，第三晶体管T3的栅极(M点)通过第一晶体管Tl进行充电，电压变为高电平，第三晶体管T3被打开，输出端口与高电平相连，产生高电平的输出信号。同时，高电平的输出信号通过电容耦合作用反馈回去第三晶体管T3的栅极，使得其电压更高，从而使第三晶体管T3被充分打开，提高输出端口的充电速度，也使得输出信号能完全达到高电平。如图2所示，由η个反相器首尾相连组成的震荡环电路。图中三角形表示反相器电路，其中的高电平Vdd和低电平GND被省略了。前一个反相器的输入口 VIN与后一个反相器的输出端口 VOUT相连，相连的反相器个数为η，η为大于3的奇数。震荡环是数字电路中产生时钟信号的模块，是数字电路系统运行的基础，由新型反相器组成的震荡环具有高输出摆幅，尚的驱动能力，能够广生$父尚的时钟频率等优点。如图3所示，组成电路的氧化物薄膜晶体管可以利用低温工艺制备，可以在柔性衬底上面集成，所以反相器、震荡环等集成电路可以制备成柔性的应用电路，满足新兴的智能硬件等产业的应用需求。本专利技术中两个薄膜晶体管和一个电容控制输出模块的上拉薄膜晶体管的栅极。通过逻辑控制和信号耦合反馈的方法驱动上拉薄膜晶体管，可以实现反相器的低功耗、高速度和宽输出摆幅性能指标。输出模块的下拉薄膜晶体管的栅极直接由输入信号控制。上述实施例为本专利技术较佳的实施方式，但本专利技术的实施方式并不受所述实施例的限制，其他的任何未背离本专利技术的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本专利技术的保护范围之内。【主权项】1.一种反相器电路，其特征在于，由第一、第二、第三、第四晶体管及电容构成； 所述第一晶体管(Tl)的栅极及漏极与高电压Vdd相连，所述第一晶体管(Tl)的源级与第二晶体管(T2)的源极、第三晶体管(T3)的栅极、电容(Cl)的一端连接； 所述第二晶体管(T2)的栅极、第四晶体管(T4)的栅极分别与输入信号Vin相连，所述第二晶体管(T2)的漏极及第四晶体管(T4)的漏极与低电压GND相连； 所述第三晶体管(T3)的漏极与高电压Vdd相连，所述第三晶体管(T3)的源极、第四晶体管(T4)的源极及电容(Cl)的另一端分别与输出端口 V.相连。2.本文档来自技高网...
【技术保护点】
一种反相器电路，其特征在于，由第一、第二、第三、第四晶体管及电容构成；所述第一晶体管(T1)的栅极及漏极与高电压VDD相连，所述第一晶体管(T1)的源级与第二晶体管(T2)的源极、第三晶体管(T3)的栅极、电容(C1)的一端连接；所述第二晶体管(T2)的栅极、第四晶体管(T4)的栅极分别与输入信号VIN相连，所述第二晶体管(T2)的漏极及第四晶体管(T4)的漏极与低电压GND相连；所述第三晶体管(T3)的漏极与高电压VDD相连，所述第三晶体管(T3)的源极、第四晶体管(T4)的源极及电容(C1)的另一端分别与输出端口VOUT相连。
【技术特征摘要】
【专利技术属性】
技术研发人员：吴为敬，李冠明，夏兴衡，张立荣，周雷，徐苗，王磊，彭俊彪，
申请(专利权)人：华南理工大学，
类型：发明
国别省市：广东;44
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