浮点加法器、通过浮点加法器执行的方法和信息处理系统技术方案

提供一种浮点加法器、通过浮点加法器执行的方法和信息处理系统。根据一个总体方面，一种设备可包括：浮点加法单元，包括Far路径电路、Close路径电路和最后结果选择器电路。Far路径电路可被构造为不管操作数或结果是否包括规格化数或非规格化数，基于两个浮点数的加法或减法来计算Far路径结果。Close路径电路可被构造为不管操作数或结果是否包括规格化数或非规格化数，基于两个浮点操作数的减法来计算Close路径结果。最后结果选择器电路可被构造为至少部分基于两个浮点操作数的指数部分的差的量在Far路径结果和Close路径结果之间进行选择。

【技术实现步骤摘要】
浮点加法器、通过浮点加法器执行的方法和信息处理系统本申请要求于2013年11月21日提交的标题为“HighPerformanceFloating-PointAdderWithFullIn-LineDenormal/SubnormalSupport(具有全在线非规格化/次规格化支持的高性能浮点加法器)”、序列号为61/907,374的临时专利申请的优先权。该较早提交的申请的主题通过引用合并于此。
本描述涉及数学运算的电计算，更具体地讲，涉及规格化数和非规格化数二者的浮点加法的计算。
技术介绍
在计算中，浮点数通常包括用于以可支持宽范围的值的方式表示实数的近似的技术。通常，这些数被近似地表示为有效数字的固定数和使用指数的进位制(scaled)。术语“浮点”表示数字的小数点(例如，十进制小数点，或者更普遍地在计算机中，二进制小数点)可“浮动”的事实，也就是，小数点可被置于相对于数字的有效数字的任何地方。该位置在内部表示中被表示为指数成分，并且因此，浮点可被视为科学记数法的计算机实现(例如，1.234×104对1,234等)。用于浮点运算的电气和电子工程师协会(IEEE)标准(IEEE754)是由IEEE在1985年建立的用于浮点计算的技术标准。许多硬件浮点单元或电路基本上符合IEEE754标准。在此，术语“IEEE754”表示基本上符合用于浮点运算的IEEE标准IEEEStd.754-2008(2008年8月29日)的标准或者从该标准衍生的标准或在该标准之前的标准。IEEE754标准允许各种精度。两个较普遍水平的精度包括32位(单)精度和64位(双)精度。浮点数的32位版本包括1位符号位(指示数字是正的还是负的)、8位指数部分(指示小数点位于的2的幂)和23位小数、有效数或尾数部分(指示将乘以2的升高到指数部分的幂的实数)。64位版本包括1位符号指示符、11位指数部分和52位小数部分。要理解的是，以上仅是一些说明性示例，所公开的主题不限于这些说明性示例。
技术实现思路
根据一个总体方面，一种设备可包括：浮点加法单元，被构造为通过将两个浮点操作数相加或相减来产生浮点结果，其中，每个浮点操作数包括小数部分和指数部分。浮点加法单元可包括Far路径电路、Close路径电路和最后结果选择器电路。Far路径电路可被构造为不管这两个浮点操作数中的每一个或浮点结果是否各自包括规格化数或非规格化数，基于这两个浮点数的加法或减法来计算Far路径结果。Close路径电路可被构造为不管这两个浮点操作数中的每一个或浮点结果是否各自包括规格化数或非规格化数，基于这两个浮点操作数的减法来计算Close路径结果。Close路径电路可包括被构造为当Close路径结果包括非规格化数时限制Close路径结果的小数点移位的钳位电路。最后结果选择器电路可被构造为至少部分基于这两个浮点操作数的指数部分的差的量在Far路径结果和Close路径结果之间进行选择。根据另一总体方面，一种方法可包括：接收第一浮点操作数和第二浮点操作数。所述方法可包括：不管第一浮点操作数、第二浮点操作数或Far路径结果中的至少一个是否包括非规格化数，基于第一浮点操作数和第二浮点操作数的加法或减法来计算Far路径结果。所述方法可包括：不管第一浮点操作数、第二浮点操作数或Close路径结果中的至少一个是否包括非规格化数，基于第一浮点操作数和第二浮点操作数的减法来计算Close路径结果，其中，计算Close路径结果包括：如果Close路径结果包括非规格化数，则限制Close路径结果的小数点移位的量。所述方法可包括：至少部分基于第一浮点操作数的指数部分和第二浮点操作数的指数部分之差在Far路径结果和Close路径结果之间进行选择。根据另一总体方面，一种系统可包括存储器和处理器。存储器可被构造为存储两个浮点操作数。处理器可包括：浮点加法单元，被构造为通过将两个浮点操作数相加或相减来产生浮点结果，其中，每个浮点操作数包括小数部分和指数部分。浮点加法单元可包括Far路径电路、Close路径电路和最后结果选择器电路。Far路径电路可被构造为不管这两个浮点操作数或浮点结果是否包括规格化数或非规格化数，基于这两个浮点数的加法或减法来计算Far路径结果。Close路径电路可被构造为不管这两个浮点操作数或结果是否包括规格化数或非规格化数，基于这两个浮点操作数的减法来计算Close路径结果。Close路径电路可包括被构造为当Close路径结果包括非规格化数时限制Close路径结果的小数点移位的钳位电路。最后结果选择器电路可被构造为至少部分基于这两个浮点操作数的指数部分的差的量在Far路径结果和Close路径结果之间进行选择。在附图和下面的描述中阐述一个或更多个实施方式的细节。其他特征将从描述和附图以及从权利要求清楚。用于数学运算的电计算的系统和/或方法在至少一个附图中被充分地示出和/或结合至少一个附图被描述，如在权利要求中被更加完整地阐述。附图说明图1是根据本公开的主题的浮点加法器的示例实施例的框图。图2a是根据本公开的主题的浮点加法器的FAR路径部分的示例实施例的框图。图2b是根据本公开的主题的浮点加法器的CLOSE路径部分的示例实施例的框图。图2c是根据本公开的主题的浮点加法器的示例实施例的框图。图3是根据本公开的主题的技术的示例实施例的流程图。图4是可包括根据本公开的主题的原理形成的装置的信息处理系统的示意性框图。各个附图中的相同的参考符号指示相同的元件。具体实施方式下文中，将参照附图更加全面地描述各种示例实施例，在附图中示出了一些示例实施例。然而，本公开的主题可以以许多不同形式实现，并且不应被解释为限于在此阐述的示例实施例。相反，提供这些示例实施例，使得本公开将是彻底和完整的，并且这些示例实施例将向本领域的技术人员充分地传达本公开的主题的范围。在附图中，为了清楚，可夸大层和区域的大小以及相对大小。将理解的是，当元件或层被称为“在”另一元件或层“上”、“连接到”或“结合到”另一元件或层时，所述元件或层可直接地在该另一元件或层上、直接地连接到或结合到该另一元件或层，或者可存在中间元件或层。相反，当元件被称为“直接在”另一元件或层“上”、“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或层。相同的数字始终指示相同的元件。如在此使用的，术语“和/或”包括相关联列出项中的一个或更多个的任何和所有组合。将理解的是，虽然术语“第一”、“第二”、“第三”等可在此用于描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一元件、组件、区域、层或部分与另一元件、组件、区域、层或部分进行区分。因此，在不脱离本公开的主题的教导的情况下，下面论述的第一元件、组件、区域、层或部分可被命名为第二元件、组件、区域、层或部分。为了易于描述，可在此使用诸如“在…之下”、“在…下面”、“在…下方”、“在…上面”、“在…上方”等的空间相对术语，以描述如附图中所示的一个元件或特征与另一元件或特征的关系。将理解的是，除了附图中描绘的方位之外，空间相对术语还意图包含装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则被描述为“在”其他元件或特征“下面本文档来自技高网...

【技术保护点】
一种浮点加法器，包括：浮点加法单元，被构造为通过将两个浮点操作数相加或相减来产生浮点结果，其中，每个浮点操作数包括小数部分和指数部分；所述浮点加法单元包括：Far路径电路，被构造为不管这两个浮点操作数中的每一个或浮点结果是否各自包括规格化数或非规格化数，基于这两个浮点数的加法或减法来计算Far路径结果，Close路径电路，被构造为不管这两个浮点操作数中的每一个或浮点结果是否各自包括规格化数或非规格化数，基于这两个浮点操作数的减法来计算Close路径结果，其中，Close路径电路包括被构造为当Close路径结果包括非规格化数时限制Close路径结果的小数点移位的钳位电路，以及最后结果选择器电路，被构造为至少部分基于这两个浮点操作数的指数部分的差的量在Far路径结果和Close路径结果之间进行选择。

【技术特征摘要】
2013.11.21 US 61/907,374;2014.01.22 US 14/161,6711.一种浮点加法器，包括：浮点加法单元，被构造为通过将两个浮点操作数相加或相减来产生浮点结果，其中，每个浮点操作数包括小数部分和指数部分；所述浮点加法单元包括：Far路径电路，被构造为不管这两个浮点操作数中的每一个或浮点结果是否各自包括规格化数或非规格化数，基于这两个浮点数的加法或减法来计算Far路径结果，其中，所述Far路径电路包括：非规格化至规格化校正电路，被构造为如果这两个浮点操作数都包括非规格化数并且Far路径结果包括规格化数，则调整Far路径结果的指数部分，Close路径电路，被构造为不管这两个浮点操作数中的每一个或浮点结果是否各自包括规格化数或非规格化数，基于这两个浮点操作数的减法来计算Close路径结果，其中，Close路径电路包括被构造为当Close路径结果包括非规格化数时限制Close路径结果的小数点移位的钳位电路，以及最后结果选择器电路，被构造为至少部分基于这两个浮点操作数的指数部分的差的量在Far路径结果和Close路径结果之间进行选择。2.如权利要求1所述的浮点加法器，其中，所述最后结果选择器电路被构造为至少部分基于每个浮点操作数的各自的指数部分是否彼此相等并且在所述浮点加法单元经由真正的减法产生浮点结果的情况下，在Far路径结果和Close路径结果之间进行选择。3.如权利要求1所述的浮点加法器，其中，所述Far路径电路包括：非规格化数检测电路，被构造为确定这两个浮点操作数中的任一个是否包括非规格化数。4.如权利要求1所述的浮点加法器，其中，所述Far路径电路包括：前导位补偿电路，被构造为如果浮点操作数包括非规格化数，则移动浮点操作数的小数点。5.如权利要求1所述的浮点加法器，其中，所述Close路径电路包括：规格化至非规格化校正电路，被构造为如果Close路径结果包括非规格化数，则调整Close路径结果的小数点移位。6.如权利要求1所述的浮点加法器，其中，所述Close路径电路包括：非规格化数检测电路，被构造为确定这两个浮点操作数中的任一个是否包括非规格化数。7.如权利要求1所述的浮点加法器，其中，所述Close路径电路包括：小数点移位电路，被构造为估计用于移动Close路径结果的小数点的量，其中，所述小数点移位电路包括：前导零估计器电路，被构造为估计用于移动Close路径结果的小数点的估计量，以及钳位电路，被构造为确定Close路径结果是否是非规格化数，并且如果Close路径结果是非规格化数，则限制Close路径结果的小数点移位的量，从而使Close路径结果的小数点移位的量不超过小数点移位的最大量。8.如权利要求1所述的浮点加法器，其中，所述浮点加法单元不被构造为通过将这两个浮点操作数相乘来产生浮点结果。9.一种通过浮点加法器执行的方法，包括：接收第一浮点操作数和第二浮点操作数；不管第一浮点操作数、第二浮点操作数或Far路径结果中的至少一个是否包括非规格化数，基于第一浮点操作数和第二浮点操作数的加法或减法来计算Far路径结果；不管第一浮点操作数、第二浮点操作数或Close路径结果中的至少一个是否包括非规格化数，基于第一浮点操作数和第二浮点操作数的减法来计算Close路径结果，其中，计算Close路径结果包括：如果Close路径结果包括非规格化数，则限制Close路径结果的小数点移位的量；...

【专利技术属性】
技术研发人员：埃里克·C·昆尼尔，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR