浮点加法器制造技术

本公开涉及一种浮点加法器。浮点加法器电路16，18，20被提供有远路径电路18和近路径电路20。远路径电路利用尾随零TZ的计数和输入操作数指数的差值来形成相应的后缀值，该后缀值与输入加数的尾数串接并且当被求和时用于生成代替传统被计算的粘滞位的进位。在近路径内，最小值电路46被用于计算在相减中产生的中间尾数的前导零计数与输入操作数指数值的较大值中的较低值，以使得被应用于中间尾数值的左移位不会由于所应用的去除前导零的左移位太大并且因此对应于不能被有效表示的指数，而产生无效的浮点结果。

【技术实现步骤摘要】
浮点加法器
本专利技术涉及数据处理系统的领域。更具体地，本专利技术涉及浮点加法器的领域。
技术介绍
在数据处理系统中公知了提供可以加和减浮点数的浮点加法器。这些浮点数可以包括符号位、指数字段和尾数字段。浮点数格式和浮点算术操作的例子可以在IEEE754标准中找到。当相加(或者可以通过与首先经过修改的输入中的一个输入相加而实现的相减)时，通常在加法被执行之前，具有较小指数的加数被右移以对齐小数点的位置。这种对齐将尾数值的最低有效位移出尾数结果的有效位范围，因此将损失精度。这导致需要对结果进行适当的四舍五入。在浮点算术中支持各种四舍五入模式。一个四舍五入模式是舍入到最近的偶数。公知当执行这种舍入时，粘滞位应当被确定和保持，所述粘滞位指示当小数点的位置被对齐时被右移出有效位范围的任意位是否具有非零值。这个粘滞位通常可以通过对在加数尾数对齐期间被移出有效位范围的所有位执行逻辑OR操作来确定。这个方法的问题是OR操作可能是很多位宽的并且在处理路径中引入不利的延迟度。延迟的增加可能降低可以使用的最大操作时钟频率，减小定时驰豫并且具有其它负面后果。在浮点加法器领域中，公知提供远路径加法器以在操作数本文档来自技高网...

【技术保护点】
一种浮点加法器电路，用于将第一浮点数与第二浮点数相加，所述第一浮点数具有指数值EA和尾数值MA，所述第二浮点数具有指数值EB和尾数值MB，并且EA大于或等于EB，所述浮点加法器电路包括：远路径电路，被配置为当所述第一浮点数和所述第二浮点数匹配至少一个预定的远路径条件时生成结果浮点值，所述远路径电路具有：尾随零计数电路，被配置为确定与在从MB的最低有效位端开始MB的最低有效(EA？EB)位内的尾随零值的游程相对应的尾随零值TZ；以及远路径加法器，被配置为将第一加数值与第二加数值相加，所述第一加数值包括MA与第一后缀值串接，所述第二加数值包括不带其(EA？EB)最低有效位的MB与第二后缀值串接；其...

【技术特征摘要】
2011.06.29 GB 1111035.0;2011.07.05 GB 1111399.01.一种浮点加法器电路，用于将第一浮点数与第二浮点数相加，所述第一浮点数具有指数值EA和尾数值MA，所述第二浮点数具有指数值EB和尾数值MB，并且EA大于或等于EB，所述浮点加法器电路包括：远路径电路，被配置为当所述第一浮点数和所述第二浮点数匹配至少一个预定的远路径条件时生成结果浮点值，所述远路径电路具有：尾随零计数电路，被配置为确定与在从MB的最低有效位端开始MB的最低有效(EA-EB)位内的尾随零值的游程相对应的尾随零值TZ；以及远路径加法器，被配置为将第一加数值与第二加数值相加，所述第一加数值包括MA与第一后缀值串接，所述第二加数值包括不带其(EA-EB)最低有效位的MB与第二后缀值串接；其中所述第一后缀值和所述第二后缀值依赖于TZ和(EA-EB)中相应的一个而形成。2.根据权利要求1所述的浮点加法器电路，其中，所述第一后缀值和所述第二后缀值依赖于TZ和NOT((EA-EB))中相应的一个而形成。3.根据权利要求2所述的浮点加法器电路，其中，所述第一后缀值包括三个填充位后接第一后缀结尾值，所述第二后缀值包括一个填充位后接第二后缀结尾值，所述第一后缀结尾值和所述第二后缀结尾值包括(TZ+2)和NOT((EA-EB))中相应的值。4.根据权利要求3所述的浮点加法器电路，其中，所述三个填充位和所述一个填充位总和为与所述远路径加法器的输出中的最低精度单位的一半相对应的值。5.根据权利要求1所述的浮点加法器电路，其中，所述第一后缀值和所述第二后缀值依赖于NOT(TZ)和(EA-EB)中相应的一个值而形成。6.根据权利要求5所述的浮点加法器电路，其中，所述第一后缀值包括三个填充位后接第一后缀结尾值，所述第二后缀值包括一个填充位后接第二后缀结尾值，所述第一后缀结尾值和所述第二后缀结尾值包括NOT(TZ+2)和(EA-EB)中相应的值。7.根据权利要求6所述的浮点加法器电路，其中，所述三个填充位和所述一个填充位总和为与所述远路径加法器的输出中的最低精度单位的一半相对应的值。8.根据权利要求1所述的浮点加法器电路，其中，所述第二加数具有(EA-EB)个零值的前缀。9.根据权利要求1所述的浮点加法器电路，其中，所述远路径电路具有第二加数移位器电路，所述第二加数移位器电路被配置为与所述尾随零计数电路并行操作，所述第二加数移位器电路将MB逻辑右移(EA-EB)位的位置。10.根据权利要求9所述的浮点加法器电路，其中，所述第二加数移位器电路在所述第二加数值的最高有效的(EA-EB)位的位置中提供前导零值。11.根据权利要求1所述的浮点加法器电路，其中，所述远路径电路具有被配置为与所述尾随零计数电路并行操作的指数差值计算电路，所述指数差值计算电路计算(EA-EB)的值。12.根据权利要求1所述的浮点加法器电路，其中，MA的位长大于或等于2X，其中X是正整数，并且所述第一加数的位长小于2(X+1)。13.根据权利要求1所述的浮点加法器电路，其中，第一输入加数和第二输入加数被接收，并且所述浮点加法器电路包括复制电路和多路选择器，所述复制电路被配置为形成假设所述第一输入加数大于所述第二输入加数的第一处理路径以及假设所述第二输入加数大于所述第一输入加数的第二处理路径，所述多路选择器用于当在加法处理已经在所述复制路径中至少部分完成之后确定了所述第一输入加数和所述第二输入加数中哪个更大后，选择来自所述第一处理路径和所述第二处理路径之一的结果。14.根据权利要求1所述的浮点加法器电路，其中，第一输入加数和第二输入加数被接收，并且所述浮点加法器电路包括比较电路和切换电路，所述比较电路被配置为执行对所述第一输入加数和所述第二输入加数的比较以确定哪个更大，所述切换电路被配置为在所述第一输入加数和所述第二输入加数的相加开始之前，将所述第一输入加数和所述第二输入加数的路径切换为根据所述比较确定的路径。15.根据权利要求1所述的浮点加法器电路，其中，所述远路径电路具有反相电路，该反相电路被配置为在所述加法...

【专利技术属性】
技术研发人员：卓恩·尼斯塔德，
申请(专利权)人：ARM有限公司，
类型：发明
国别省市：