三维量子元胞自动机加法器制造技术

本发明专利技术公开了一种三维量子元胞自动机加法器，包括七条量子元胞自动机连线、一个二维择多逻辑门、一个二层三维择多逻辑门、一个三层三维择多逻辑门、第一至第四三维反相器、第一二维反相器和第二二维反相器，与传统的二维量子元胞自动机加法器相比，三维量子元胞自动机加法器提供了额外一维的计算空间，因而需要更少的元胞，同时大幅减少了电路的面积和功耗。本发明专利技术是一种新型的三维低功耗小面积的量子元胞自动机加法器。

【技术实现步骤摘要】
三维量子元胞自动机加法器
本专利技术涉及基于量子元胞自动机电路设计领域，尤其涉及一种三维量子元胞自动机加法器。
技术介绍
集成电路正在经历一个从微电子时代到纳电子时代的转变。随着互补金属氧化物半导体(CMOS)器件的特征尺寸缩小到20纳米以内，CMOS技术很快将达到其物理极限。由于CMOS器件难以解决由于尺寸缩小带来的量子效应以及越来越严重的散热和功耗问题，基于CMOS技术的集成电路发展将遭遇瓶颈,并且这些困难和问题很难通过改进现有的工艺和技术来根本解决。根据国际半导体技术路标报告(ITRS)，最快到2018年当CMOS的特征尺寸达到15nm的时候，CMOS工艺将难以延续摩尔定律。为了使得集成电路能够进一步缩小功耗，提高集成度，必须研究新的革命性的器件。作为一种新兴的纳米电子器件，量子元胞自动机(Quantum-dotCellularAutomata，QCA)技术具有运行速度快，集成度高和超低功耗的特点，因此一直被国际半导体技术路标列为非常可能替代CMOS的一种革命性电子器件。自从QCA的概念首次提出以来，实验和理论研究都有了巨大的进步。电性QCA(包括金属点QCA，半导体QCA和分子QCA)和磁性QCA作为可能的实现方式已经在实验室中成功论证。研究表明，半导体QCA，分子QCA和磁性QCA可以实现室温下的稳定运行。分子QCA的运行速度最高可以达到THz。QCA技术提供了一种革命性的方法来利用器件和器件之间的相互作用来进行计算和信息传递，这和传统的用电压和电流来表示和处理信息的方法有本质上的区别。这从根本上避免了高功耗的可能。QCA技术的基本单元是QCA元胞，这些元胞构成了QCA的逻辑门。其中最重要最基本的两个逻辑门是二维择多逻辑门和反相器。由于使用择多逻辑门可以很容易地实现与门和非门，因此使用择多逻辑门和反相器就可以实现全部的逻辑功能。由于QCA的逻辑门和传输线都是由QCA元胞组成的，因此使用QCA电路可以同时进行计算和通信。三维QCA电路提供了额外的计算维度可以进一步降低功耗并减小电路的面积。目前现有的二维量子元胞自动机加法器，其面积较大，因此使用较多的硬件资源，功耗也比较高。
技术实现思路
本专利技术所要解决的技术问题是针对
技术介绍
的缺陷，提供一种三维量子元胞自动机加法器。本专利技术为解决上述技术问题采用以下技术方案：三维量子元胞自动机加法器，包括七条量子元胞自动机连线、一个二维择多逻辑门、一个二层三维择多逻辑门、一个三层三维择多逻辑门、第一至第四三维反相器、第一二维反相器和第二二维反相器；所述三维量子元胞自动机加法器分布在三个电路层上，具有三个输入端和两个输出端；所述二层三维择多逻辑门包含五个元胞，其中四个元胞位于上层电路且呈丁字型，另一个元胞位于中层电路且在上层丁字型元胞结构交汇点的正下方，位于丁字型元胞结构两端以及下部的三个元胞分别为所述二层三维择多逻辑门的三个输入端，位于丁字型元胞结构交汇点正下方的元胞为所述二层三维择多逻辑门的输出端，所述二层三维择多逻辑门实现的逻辑功能为：其中，M2L为二层三维择多逻辑门，A,B,C为广泛意义上的输入参数；所述三层三维择多逻辑门包含五个元胞，所述五个元胞分布在三个电路层上，其中，三个基本元胞处于中层电路且呈直线型，另外两个元胞分别处于上层电路和下层电路并与中层电路直线型元胞结构的中间元胞上下对齐，上层电路的元胞、中层电路直线型元胞结构的首尾两个元胞分别为所述三层三维择多逻辑门的三个输入端，下层电路的元胞为所述三层三维择多逻辑门的输出端，所述三层三维择多逻辑门实现的逻辑功能为：其中，M3L为三层三维择多逻辑门；所述二维择多逻辑门包含五个元胞，所述五个元胞都位于下层电路且呈十字型，位于十字型元胞结构凸起位置的四个元胞中的三个元胞为所述二维择多逻辑门的输入端，另外一个元胞为所述二维择多逻辑门的输出端，所述二维择多逻辑门实现的逻辑功能为：M1L(A,B,C)＝AB+AC+BC其中，M1L为二维择多逻辑门；所述三维反相器包含两个元胞，所述两个元胞分别处于两个相邻的电路层上且上下对齐，其中一个元胞为所述三维反相器的输入端，另一个元胞为所述三维反相器的输出端，所述三维反相器实现的逻辑功能为:其中，INV为三维反相器；所述三层三维择多逻辑门位于上层的元胞通过一条由一个元胞构成的量子元胞自动机连线与所述二层三维择多逻辑门位于丁字型元胞结构下部的元胞相连；所述二层三维择多逻辑门位于丁字型元胞结构两端的元胞中的一个元胞通过一条由一个元胞构成的量子元胞自动机连线与第三三维反相器中的一个元胞相连；所述第三三维反相器的另一个元胞位于中层电路，通过一条由一个元胞构成的量子元胞自动机连线与第一二维反相器的一个元胞相连；所述二层三维择多逻辑门位于丁字型元胞结构两端的元胞中的另一个元胞通过一条由两个元胞构成的量子元胞自动机连线与第一三维反相器中的一个元胞相连；所述第一三维反相器中的另一个元胞位于中层电路，通过一条由五个元胞构成的量子元胞自动机连线与三层三维择多逻辑门的直线型元胞结构的一端相连；所述三层三维择多逻辑门的直线型元胞结构的另一端与第一二维反相器的另一个元胞相连；所述二层三维择多逻辑门位于中层电路的元胞与下层电路中处在其正下方的一个元胞组成第二三维反相器；所述第三三维反相器位于中层电路的元胞与下层电路中处在其正下方的一个元胞组成第四三维反相器；所述二维择多逻辑门位于与输出端相对的输入端的元胞与所述第二三维反相器位于下层的元胞构成第二二维反相器；所述二维择多逻辑门位于另外两个输入端的元胞中的一个元胞，通过一条由两个元胞构成的量子元胞自动机连线与所述第四三维反相器位于下层电路的元胞相连；所述二维择多逻辑门位于另外两个输入端的元胞中的另一个元胞，通过一条由八个元胞构成的量子元胞自动机连线与所述三层三维择多逻辑门位于下层的元胞相连；所述三层三维择多逻辑门位于上层的元胞、第一三维反相器位于上层的元胞、第三三维反相器位于上层的元胞分别为所述三维量子元胞自动机加法器的三个输入端；所述第二三维反相器位于下层的元胞、二维择多逻辑门位于输出端的元胞分别为所述三维量子元胞自动机加法器的两个输出端。本专利技术采用以上技术方案与现有技术相比，具有以下技术效果：与之前的二维量子元胞自动机加法器相比，本专利技术提供了额外的计算空间，可以节省70％的元胞，面积减少超过40％，因此需要更少的硬件资源，功耗更低。附图说明图1为三维量子元胞自动机加法器的电路版图；图2为三维量子元胞自动机加法器的一个计算实例；图3为一个包含五个元胞的量子元胞自动机连线；图4为二维择多逻辑门电路版图；图5为二层三维择多逻辑门电路版图；图6为三层三维择多逻辑门电路版图；图7为二维反相器电路版图；图8为三维反相器电路版图。具体实施方式下面结合附图对本专利技术的技术方案做进一步的详细说明：如图1和图2所示，本专利技术公开了一种三维量子元胞自动机加法器，包括七条量子元胞自动机连线、一个二维择多逻辑门、一个二层三维择多逻辑门、一个三层三维择多逻辑门、第一至第四三维反相器、第一二维反相器和第二二维反相器；所述三维量子元胞自动机加法器分布在三个电路层上，具有三个输入端和两个输出端；所述二层三维择多逻辑门包含五个元胞，其中四个元胞位于上层电路且呈丁字型，另一个元胞位于中本文档来自技高网...

【技术保护点】
三维量子元胞自动机加法器，其特征在于，包括七条量子元胞自动机连线、一个二维择多逻辑门、一个二层三维择多逻辑门、一个三层三维择多逻辑门、第一至第四三维反相器、第一二维反相器和第二二维反相器；所述三维量子元胞自动机加法器分布在三个电路层上，具有三个输入端和两个输出端；所述二层三维择多逻辑门包含五个元胞，其中四个元胞位于上层电路且呈丁字型，另一个元胞位于中层电路且在上层丁字型元胞结构交汇点的正下方，位于丁字型元胞结构两端以及下部的三个元胞分别为所述二层三维择多逻辑门的三个输入端，位于丁字型元胞结构交汇点正下方的元胞为所述二层三维择多逻辑门的输出端，所述二层三维择多逻辑门实现的逻辑功能为：M2L(A,B,C)=A‾B‾+A‾C‾+B‾C‾]]>其中，M2L为二层三维择多逻辑门，A,B,C为广泛意义上的输入参数；所述三层三维择多逻辑门包含五个元胞，所述五个元胞分布在三个电路层上，其中，三个基本元胞处于中层电路且呈直线型，另外两个元胞分别处于上层电路和下层电路并与中层电路直线型元胞结构的中间元胞上下对齐，上层电路的元胞、中层电路直线型元胞结构的首尾两个元胞分别为所述三层三维择多逻辑门的三个输入端，下层电路的元胞为所述三层三维择多逻辑门的输出端，所述三层三维择多逻辑门实现的逻辑功能为：M3L(A,B,C)=AB‾+AC‾+B‾C‾]]>其中，M3L为三层三维择多逻辑门；所述二维择多逻辑门包含五个元胞，所述五个元胞都位于下层电路且呈十字型，位于十字型元胞结构凸起位置的四个元胞中的三个元胞为所述二维择多逻辑门的输入端，另外一个元胞为所述二维择多逻辑门的输出端，所述二维择多逻辑门实现的逻辑功能为：M1L(A,B,C)＝AB+AC+BC其中，M1L为二维择多逻辑门；所述三维反相器包含两个元胞，所述两个元胞分别处于两个相邻的电路层上且上下对齐，其中一个元胞为所述三维反相器的输入端，另一个元胞为所述三维反相器的输出端，所述三维反相器实现的逻辑功能为:INV(A)=A‾]]>其中，INV为三维反相器；所述三层三维择多逻辑门位于上层的元胞通过一条由一个元胞构成的量子元胞自动机连线与所述二层三维择多逻辑门位于丁字型元胞结构下部的元胞相连；所述二层三维择多逻辑门位于丁字型元胞结构两端的元胞中的一个元胞通过一条由一个元胞构成的量子元胞自动机连线与第三三维反相器中的一个元胞相连；所述第三三维反相器的另一个元胞位于中层电路，通过一条由一个元胞构成的量子元胞自动机连线与第一二维反相器的一个元胞相连；所述二层三维择多逻辑门位于丁字型元胞结构两端的元胞中的另一个元胞通过一条由两个元胞构成的量子元胞自动机连线与第一三维反相器中的一个元胞相连；所述第一三维反相器中的另一个元胞位于中层电路，通过一条由五个元胞构成的量子元胞自动机连线与三层三维择多逻辑门的直线型元胞结构的一端相连；所述三层三维择多逻辑门的直线型元胞结构的另一端与第一二维反相器的另一个元胞相连；所述二层三维择多逻辑门位于中层电路的元胞与下层电路中处在其正下方的一个元胞组成第二三维反相器；所述第三三维反相器位于中层电路的元胞与下层电路中处在其正下方的一个元胞组成第四三维反相器；所述二维择多逻辑门位于与输出端相对的输入端的元胞与所述第二三维反相器位于下层的元胞构成第二二维反相器；所述二维择多逻辑门位于另外两个输入端的元胞中的一个元胞，通过一条由两个元胞构成的量子元胞自动机连线与所述第四三维反相器位于下层电路的元胞相连；所述二维择多逻辑门位于另外两个输入端的元胞中的另一个元胞，通过一条由八个元胞构成的量子元胞自动机连线与所述三层三维择多逻辑门位于下层的元胞相连；所述三层三维择多逻辑门位于上层的元胞、第一三维反相器位于上层的元胞、第三三维反相器位于上层的元胞分别为所述三维量子元胞自动机加法器的三个输入端；所述第二三维反相器位于下层的元胞、二维择多逻辑门位于输出端的元胞分别为所述三维量子元胞自动机加法器的两个输出端。...

【技术特征摘要】
1.三维量子元胞自动机加法器，其特征在于，包括七条量子元胞自动机连线、一个二维择多逻辑门、一个二层三维择多逻辑门、一个三层三维择多逻辑门、第一至第四三维反相器、第一二维反相器和第二二维反相器；所述三维量子元胞自动机加法器分布在三个电路层上，具有三个输入端和两个输出端；所述二层三维择多逻辑门包含五个元胞，其中四个元胞位于上层电路且呈丁字型，另一个元胞位于中层电路且在上层丁字型元胞结构交汇点的正下方，位于丁字型元胞结构两端以及下部的三个元胞分别为所述二层三维择多逻辑门的三个输入端，位于丁字型元胞结构交汇点正下方的元胞为所述二层三维择多逻辑门的输出端，所述二层三维择多逻辑门实现的逻辑功能为：其中，M2L为二层三维择多逻辑门，A,B,C为广泛意义上的输入参数；所述三层三维择多逻辑门包含五个元胞，所述五个元胞分布在三个电路层上，其中，三个基本元胞处于中层电路且呈直线型，另外两个元胞分别处于上层电路和下层电路并与中层电路直线型元胞结构的中间元胞上下对齐，上层电路的元胞、中层电路直线型元胞结构的首尾两个元胞分别为所述三层三维择多逻辑门的三个输入端，下层电路的元胞为所述三层三维择多逻辑门的输出端，所述三层三维择多逻辑门实现的逻辑功能为：其中，M3L为三层三维择多逻辑门；所述二维择多逻辑门包含五个元胞，所述五个元胞都位于下层电路且呈十字型，位于十字型元胞结构凸起位置的四个元胞中的三个元胞为所述二维择多逻辑门的输入端，另外一个元胞为所述二维择多逻辑门的输出端，所述二维择多逻辑门实现的逻辑功能为：M1L(A,B,C)＝AB+AC+BC其中，M1L为二维择多逻辑门；所述第一至第四三维反相器均包含两个元胞，所述两个元胞分别处于两个相邻的电路层上且上...

【专利技术属性】
技术研发人员：刘伟强，
申请(专利权)人：南京航空航天大学，
类型：发明
国别省市：江苏;32