数字加法器电路制造技术

一种用于相加第一二进制数与第二二进制数的加法器电路，所述加法器电路包括： 进位计算电路，用于计算表示所述第一二进制数与所述第二二进制数的对应位块及对所述块的输入进位值之和的进位生成控制信号，所述进位生成控制信号包括各可具有值Ｐ或Ｑ之一的两个信号Ｖ与Ｗ，所述进位生成控制信号按照下述关系从所述和中编码进位结果： Ｖ＝Ｗ＝Ｐ表示进位消除，从而所述进位结果为与所述输入进位值无关的零； Ｖ≠Ｗ表示进位传播，从而所述进位结果等于所述输入进位值；以及 Ｖ＝Ｗ＝Ｑ表示进位生成，从而所述进位结果为与所述输入进位值无关的１。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及数据处理领域。更具体地，本专利技术涉及数据处理系统内使用的数字加法器电路。加法是频繁地在数据处理系统内执行的最重要的算术运算之一。生产高速加法器电路的问题是结果的高位取决于来自低位的进位值。这一后果使加法运算势必相对地慢。数据处理系统内的永恒目标在于运算应当尽可能地快，并为此目的已历经多年在设计与研制能快速运算的加法器电路上花费了可观的精力。在以高速运算的努力中已提出过这样的技术，其中两个输入运算数之和的进位是与在这两个输入运算数上所执行的异或运算分开计算的，而在最终阶段将结果组合以生成和。这一技术的实例为R P Brent与H T Kung的论文“并行加法器的常规配置”IEEE Trans,Comput，卷31,260至264页，1982年3月，中所描述的Brent与Kung加法器。虽然这种进位计算方案改进了性能，但进位计算需要多层逻辑来执行。这一逻辑消耗电路面积与功率并且限制了能达到的最终性能。从一个方面看，本专利技术提供了用于相加第一二进制数与第二二进制数的加法器电路，所述加法器电路包括进位计算电路，用于计算表示所述第一二进制数与所述第二二进制数的一块对应位及对所述块的输入进位值之和的进位生成控制信号，所述进位生成控制信号包括各可具有P或Q值的两个信号V与W，所述进位生成控制信号按下述关系从所述和中编码进位结果V=W=P表示进位消除，从而所述进位结果为与所述输入进位值无关的零；V≠W表示进位传播，从而所述进位结果等于所述输入进位值；以及V=W=Q表示进位生成，从而所述进位结果为与所述输入进位值无关的一。本专利技术提供能以较少电路元件与较少逻辑层得出更快更小及更节省功率的电路生成进位生成控制信号的编码。应理解两个信号V与W能取的值P与Q可具有各种绝对值及可以以正或反形式。然而，在有利地简单的较佳实施例中，值P与Q在电压干线上取系统的二进制值，其中P=0及Q=1。执行上述编码的进位计算电路通常在整个加法器电路中出现许多次。取决于特定进位计算电路在加法器电路中的位置，它作为其输入接收来自第一二进制数与第二二进制数的位或，或者来自电路中的上游的包含前面计算的进位生成控制信号的位。更具体地，在本专利技术的较佳实施例中，所述进位计算电路响应包含所述第一二进制数与所述第二二进制数的两个相应的位对之一或两个前面计算的进位生成控制信号的两对输入信号(a1,b1)与(a2,b2)，并且V与W由下式给出V=a2·b2+(a2+b2)·a1；及W=a2·b2+(a2+b2)·b1；及。在进位计算电路能在一次运算中解决的输入信号对的数目与达到该计算的必要电路的规模、复杂性及实际性之间存在着要解决的平衡。更具体地，如果进位计算电路能解决更多的输入信号对，则整个加法器电路中需要较少的进位计算电路层。然而，随着对进位计算电路的输入信号对的数目的提高，该进位计算电路所执行的判定的复杂性随着电路规模及其在集成电路的有限电压与串联损耗限制内的操作能力的增加而增加。由于上述原因，已发现响应二、三或四对输入信号之一的进位计算电路最好。然而，应理解，一般地说进位计算电路可响应N对输入信号(其中N为大于1的整数)。虽然可将上述进位计算电路用在多种多样的范围中，但特别适用于这样的系统，其中在并行的前置结构中利用多个所述进位计算电路来计算来自所述第一二进制数及所述第二二进制数的整进位位组。进位计算电路所执行的编码是非常适合于在多个静态CMOS逻辑门中高效实现的编码。作为替代，如果为了缩小电路面积而希望用动态集成电路，则编码也适用于多个动态CMOS逻辑门的实施例。可在其中采用上述技术的较佳加法器电路结构包括进位二进制数确定电路，其响应所述第一二进制数及所述第二二进制数确定由所述第一二进制数及所述第二二进制数之和的进位所构成的进位二进制数，所述进位二进制数确定电路具有串行操作来确定所述进位二进制数的多个电路级，各电路级用于部分地解决所述进位二进制数及至少一个电路级包含至少一个所述进位位计算电路，后者生成在所述电路级之间传递的作为对下一电路级的输入信号的进位控制生成信号；以及组合逻辑电路，其响应所述第一二进制数，所述第二二进制数及所述进位二进制数的各自的对应位以生成结果二进制数的对应位。在上述电路中，可作出进位二进制数的有利的快的确定。一旦确定了这一进位二进制数，便能在实施例中分别为所述第一二进制数、所述第二二进制数及所述进位二进制数的对应位A、B与C确定最终的和数，所述组合逻辑电路执行运算((A XOR B)XOR C)。有助于缩小所需总电路面积的进一步改进为其中对于进位计算电路(所述进位控制生成信号必须为之表示进位消除或进位生成之一，V=W)及可用单一信号线来传输所述进位控制生成信号。本专利技术的加法器电路特别适用于在集成电路微处理器内使用。从另一方面看，本专利技术提供了操作用于相加第一二进制数与第二二进制数的加法器电路的方法，所述方法包括下述步骤计算表示所述第一二进制数与所述第二二进制数的一个对应位块及对所述块的输入进位值之和的进位生成控制信号，所述进位生成控制信号包括各能具有值P或Q的两个信号V与W，所述进位生成控制信号按下述关系从所述和编码进位结果V=W=P表示进位消除，从而所述进位结果为与所述输入进位值无关的零；V≠W表示进位传播，从而所述进位结果等于所述输入进位值；以及V=W=Q表示进位生成，从而所述进位结果为与所述输入进位值无关的1。下面参照附图只是以示例方式描述本专利技术的实施例，附图中附图说明图1示出两输入对进位计算电路；图2示出包含图1的进位计算电路的16位进位二进制数计算系统；图3示出三输入对进位计算电路；图4示出包含图3的进位计算电路的9位进位二进制数计算系统；图5示出图1的电路的静态CMOS实施例；图6示出图3的电路的静态CMOS实施例；图7示出用来计算32位进位二进制数的最高位的四输入对进位计算电路之间的互连；图8对应于图7，除了计算的是次最高位之外；图9示出4输入对进位计算电路；图10示出使用4输入对进位计算电路的16位加法器；图11和12示出4输入对进位计算电路的CMOS电路实现；图13示出传统的加法器电路；以及图14示出包含4输入对进位计算电路的加法器电路。首先考虑进位仲裁的一般概念。在一般情况中，进位Ci+1是通过相加两个1位二进制数ai与bi计算的。存在着两种用ai与bi之值定义的一般情况。当两个运算数位相等时出现存在一个输出进位请求的第一种情况。如果两个输入为1，出现1进位请求，而如果两个输入为0则出现0进位请求。当运算数位具有不同值时，出现不存在输出进位请求的第二种情况。见表1，其中字母u表示无输出进位请求。< >表1一个输入对(ai,bi)可以作出也可以不作出进位请求。如果采用两个输入对(ai,bi)及(aj,bj)，可同时出现两个进位请求。因此，必须仲裁这两个进位请求。注意i与j涉及计算中的两个邻接的位(在第一级上)或位块(在以后的级上)，从而如果我们在涉及前面所仲裁的三位的块的进位请求之间进行仲裁，则i=j+3。图1示出2输入对进位仲裁器(进位计算电路)。输入对(ai,bi)能作出不可屏蔽的进位请求(不可屏蔽的含义是输出进位Ci+1必须总是确认这一请求)。输入对(aj,bj)能作出可本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：刘鉴伟，
申请(专利权)人：ARM有限公司，
类型：发明
国别省市：