用于二进制信号的驱动电路制造技术

本发明专利技术的主题是用于二进制信号的驱动电路，具有两个分支电路，它们在输入节点（Ｘ）和输出节点（Ｙ）之间彼此并联，其第一分支包括一个输出级（１５），它根据在输入节点上施加的二进制信号（Ｖ↓［ｘ］）的第一二进制值通过第一非电抗电阻（１７）把输出节点（Ｙ）与第一逻辑电位（Ｈ）相连接，其第二分支包括一个输出级（２５），它根据在输入节点上施加的二进制信号的第二二进制值通过第二非电抗电阻（２７）把输出节点与第二逻辑电位（Ｌ）相连接。根据本发明专利技术，驱动电路包括占空因数控制装置（１１，２１），用于相对于另一分支电路从输入节点（Ｘ）到输出级（２５）的信号运行时间调节一个分支电路从输入节点到输出级（１５）的信号运行时间。

【技术实现步骤摘要】

本专利技术涉及用于二进制信号的驱动电路，它具有两个根据权利要求1主题的并联驱动分支。本专利技术的优选但不排它的应用领域是放大在数字组件输出特别是DRAM存储电路或者所属存储控制器的输出上的二进制数据和/或控制信号。
技术介绍
用于放大表示信息的串行位的二进制信号的驱动电路通常包括可控开关元件，其由要放大的二进制信号控制，以便把输出节点按照该信号的二进制状态要么用规定的第一逻辑电位要么用规定的第二逻辑电位连接。该可控开关元件可以是两个输入输出开关，优选两个互补功率型(一个P-FET和一个N-FET)场效应晶体管(FET)，它们通过分开的分支由要放大的二进制信号控制，并构成该分支的输出级。当控制二进制信号具有第一二进制值(例如“1”)时，仅第一开关(例如P-FET)导通，以便把输出节点拉到第一逻辑电位(例如正电位“H”)。当控制二进制信号具有第二二进制值(例如“0”)时，仅第二开关(例如N-FET)导通，以便把输出节点拉到第二逻辑电位(例如负电位“L”)。在从一个到另一个二进制值过渡期间，两个晶体管导电率方向相反地发生变化，在此，两个晶体管或多或少暂时导通。在多数情况下两个驱动分支的输出级分别前接合适的前置放大器。特别当上述方式的驱动电路作为一个组件的输出放大器使用以便把放大的信号通过导线向负载(接收器)发送时，通过开关元件建立起来的输出节点与各逻辑电位的连接分别通过一个非电抗电阻实现。该电阻根据它通向H电位还是L电位称为“上拉”电阻或“下拉”电阻。这样的驱动电路的终结，即向负载侧或者接收器侧导通的终结那时同样通过非电抗方式要么“非对称地”即通过一个终结电阻仅在一个逻辑电位执行、或者“对称地”即通过两个终结电阻在H电位和L电位上执行。上拉电阻、下拉电阻和终结电阻在考虑导线的有效波阻抗的情况下安排，使得它尽可能不反射。在构造驱动电路时不可避免的加工偏差可能引起驱动电路在运行时的边沿形状和时间位置不仅以逐个电路不同的方式受到影响，而且这种影响对不同极性的沿也不同。于是在两个分支的输出级中的开关元件的特性曲线关于其开始点(开关阈值)和关于其陡度彼此偏离。这种不对称的结果可能是输出信号的一个极性(例如向H电位行进的“上升”沿)的沿比另一个极性(例如向L电位行进的“下降”沿)的沿“慢”，亦即持续较长或者更加滞后。此外，在输出信号中上升沿和下降沿之间的时间移位当在两个输出分支内插入的放大器具有不对称性时也能够发生。所有这些效应特别在输出级(并且也在可能的前置放大器)中的开关元件是互补功率型FET时必须要考虑。所述效应导致输出信号中的“占空因数失真”，亦即一个极性(其例如表示“1”位)的信号偏转的振幅/时间平面与另一个极性(“0”位)的信号偏转的振幅/时间平面不同。这些平面的比应该在中间但等于1。否则会在负载上的信号接收中产生不希望的偏移，此外它取决于位序列的组成波动。
技术实现思路
本专利技术的任务在于，构造一个用于二进制信号的驱动电路，使得能够调整被驱动信号的占空因数(duty cycle)。根据本专利技术该任务通过权利要求1给出的特征解决。因此，本专利技术用一个驱动电路实现，它包括两个分支电路，它们在输入节点和输出节点之间彼此并联，其第一分支包括一个输出级，它根据在输入节点上施加的二进制信号的第一二进制值通过第一非电抗电阻以第一逻辑电位连接输出节点，其第二分支包括一个输出级，它根据在输入节点上施加的二进制信号的第二二进制值通过第二非电抗电阻以第二逻辑电位连接输出节点。根据本专利技术提供一个占空因数控制装置，用于相对于另一分支电路从输入节点到输出级的信号运行时间调节一个分支电路从输入节点到输出级的信号运行时间。通过根据本专利技术提供的相对移位两个驱动分支的信号运行时间的可能性，可以改变两个输出级同时处于“导通”状态(“EIN”状态)的重叠信号时间区间的长度，以便改变驱动电路中的输出节点通过各上拉电阻或者下拉电阻与两个逻辑电位连接的持续时间。与该改变同时建立强制的重叠时间区间，其中两个输出级同时处于“阻断”状态(不导通的“AUS”状态)，使得驱动电路中的输出节点不与任何逻辑电位连接。迄今在被终结的系统的情况下设计者一直致力于避免驱动电路中的这种关断重叠。本专利技术基于对在重叠时间区间内输出节点上分别产生确定的电位的时间运行的了解。该运行取决于多种因素。首先，该运行依赖于在该重叠时间区间内输出级的导通状态是否重叠(“EIN”重叠)或者不导通状态是否重叠(“AUS”重叠)。第二，该运行依赖于驱动电路的终结方式。第三，该运行依赖于在重叠开始时在输出节点上存在何种开始电位，亦即该重叠时间区间是落入输出信号的上升沿还是下降沿。于是在导通重叠的时间间隔内，必须等待输出电位从到那时存在的电平以大于在关断迄今导通的输出级并仅接通另一输出级时的速度改变到中间电位(H-L)/2。这对对称终结和对不对称终结都适用。在不对称终结的情况下，在关断重叠的时间间隔内，必须等待把到那时存在的输出电位拉到终结电位。在对称终结的情况下在关断重叠的时间间隔内输出电位从到那时存在的逻辑电位(L或者H)以小于在关断迄今导通的输出级并仅接通另一输出级时的速度改变到中间电位(H-L)/2。通过为两个驱动分支选择信号运行时间的相对移位的方向和尺度，能够以简单而惊人的方式有目的地影响输出信号的占空因数。于是，通过选择移位方向使接通重叠提早在“慢”沿的位置出现，以便把为该重叠开始的沿对在其到中间电位的路径上“加快”，可以使现有不等于1的占空因数接近于1。然后关断重叠必然位于“略微慢的”沿的位置，使得该沿或者不提早起动(在不对称终结的情况下)，或者虽然提早起动，但是到中间电位不加速而更慢(在对称装置的情况下)。然后在希望时选择重叠的尺度，使得产生精确为1的占空因数。本专利技术的有利的实施例在从属权利要求中进行表征。于是本专利技术的占空因数控制装置可以没有问题地插入如下已知的驱动电路的布线中，它们为调节两个分支的每一分支的沿陡度包括具有时间分级驱动的多个并联的输出驱动器。分支内的这一内部分级不受本专利技术的占空因数控制装置的影响。附图说明为解释本专利技术，下面根据附图说明不同的实施例。图1表示带有根据本专利技术的占空因数控制装置的一个简单的驱动电路的电路图。图2表示一个驱动电路的电路图，该驱动电路包括在两个分支的每一分支中多个并联的、按时间分级控制的输出级和一个根据本专利技术的占空因数控制装置。具体实施例方式根据图1的驱动电路由在输入节点X和输出节点Y之间的两个并联的分支组成。图1中的“上”分支包括输出级15，它具有一个P-FET 16，后者的沟道(源漏段)与在输出节点Y和第一逻辑电位H的源之间的一个上拉电阻17串联。“下”分支包括输出级25，它具有一个N-FET 26，后者的沟道(源漏段)与在输出节点Y和第二逻辑电位L的源之间的一个下拉电阻27串联，电位L与H电位相反。输出节点Y例如可以是在一个芯片上集成的组件如DRAM存储器组件的外部数据连接端。运行时输出节点Y通过导线31与任一负载连接，该负载作为框30表示，例如可以是在另一组件大体像存储器控制器中的接收电路。导线31以非电抗方式终结于负载30。为此可以使用不同的终结方式，如在图1下部所示。在对称终结中，导线31各通过一个非电抗终结电阻32或33与H电位和L本文档来自技高网...

【技术保护点】
用于二进制信号的驱动电路，具有两个分支电路，它们在输入节点（Ｘ）和输出节点（Ｙ）之间彼此并联，其中的第一分支电路包括一个输出级（１５），该输出级（１５）根据在输入节点上施加的二进制信号（Ｖ↓［ｘ］）的第一二进制值通过第一非电抗电阻（１７）把输出节点（Ｙ）与第一逻辑电位（Ｈ）相连接，其中的第二分支电路包括一个输出级（２５），该输出级（２５）根据在输入节点上施加的二进制信号的第二二进制值通过第二非电抗电阻（２７）把输出节点与第二逻辑电位（Ｌ）相连接，其特征在于，占空因数控 制装置（１１，２１），用于相对于另一分支电路从输入节点到输出级（２５）的信号运行时间来调节一个分支电路从输入节点（Ｘ）到输出级（１５）的信号运行时间。

【技术特征摘要】
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【专利技术属性】
技术研发人员：A谢菲尔，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]