The invention provides a high speed multi circuit operational mode with, including a 32 bit adder circuit, the adder circuit contains 4 inputs and one output, the 4 input terminals are respectively for the input and the augend addend y x input, mask input and mask mode control terminal, an output end for outputting s addition results. Mask for the highest y and X each addend addend shielding 16 bit or 8 bit and the high does not add with carry results. The present invention is based on the common 32 bit adder, and simultaneously supports the addition of the 1 channels, the addition of the sum of the 2 channels and the addition of the 8 channels and the addition of the 4 paths by the addition of 32 bits. The invention provides a strong support for the realization of high speed cipher.
【技术实现步骤摘要】
本专利技术对称密码算法领域，尤其涉及一种高速多模式模加运算的电路。
技术介绍
模加运算是对称密码算法中最常见的运算之一，常见的有8/16/32比特数据的模加，高效快速实现各种粒度的模加运算可为高速密码实现提供强力支撑。
技术实现思路
为解决上述问题，本专利技术提供了一种高速多模式模加运算的电路，其特征在于，包括一个32位的加法器电路，所述加法器电路包含4个输入端及一个输出端，所述4个输入端分别为加数y的输入端、被加数x的输入端、掩码mask输入端以及模式控制端，输出端用于输出加法结果s，mask用于将加数y、被加数x每16比特或者8比特的最高位屏蔽。进一步的，当x、y为1路31比特数据时，mask为0x7fffffff。进一步的，当x、y为并行两路16比特数据时，mask为0x7fff7fff。进一步的，当x、y为并行4路8比特数据时，mask为0x7f7f7f7f。附图说明图1为本专利技术电路结构示意图。具体实施方式下面对本专利技术的结构进行说明。如图1所示，包括32位的加法器电路，所述加法器电路的输入端包括加数y的输入端(如图中加数2)、被加数x的输入端(如图中加数1)、掩码mask输入端、模式控制端(如图1中的模式选择控制)，输出端输出加法结果s。本专利技术的设计构思为：在普通32位加法器的基础上同时支持1路32位加法运算、2路16位加法运算和4路8位加法...
【技术保护点】
一种高速多模式模加运算的电路，其特征在于，包括一个32位的加法器电路，所述加法器电路包含4个输入端及一个输出端，所述4个输入端分别为加数y的输入端、被加数x的输入端、掩码mask输入端以及模式控制端，输出端用于输出加法结果s，mask用于将加数y、被加数x每16比特或者8比特的最高位屏蔽以及产生最高位不带进位的加法结果。
【技术特征摘要】
1.一种高速多模式模加运算的电路，其特征在于，包括一个32
位的加法器电路，所述加法器电路包含4个输入端及一个输出端，所
述4个输入端分别为加数y的输入端、被加数x的输入端、掩码mask
输入端以及模式控制端，输出端用于输出加法结果s，
mask用于将加数y、被加数x每16比特或者8比特的最高位屏
蔽以及产生最高位不带进位的加法结果。
2.如权利要求1所述的...
【专利技术属性】
技术研发人员：李军，何卫国，胡杨川，
申请(专利权)人：成都三零嘉微电子有限公司，
类型：发明
国别省市：四川;51
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