【技术实现步骤摘要】
本专利技术属于集成电路
，涉及一种新型12位平方运算组合电路。
技术介绍
12位平方运算作为一种基本运算有着广泛的运用，在平方运算过程中硬件开销非常大，尤其在大量大数平方运算的时候，严重影响了平方运算的效率及成本。
技术实现思路
本专利技术的目的在于克服上述现有技术的缺点，提供了一种新型12位平方运算组合电路，该电路运算效率高，并且成本低。为达到上述目的，本专利技术所述的新型12位平方运算组合电路包括十二位信号输入端、二十四位信号输出端及二十二条逻辑电路；第一位信号输入端与第一位信号输出端相连接，第二位信号输出端接低电平；第一条逻辑电路包括第一与门电路及第一半加器，第一与门电路a1的两个输入端分别与第一位信号输入端及第二位信号输入端相连接，第一半加器的两个输入端分别与第一与门电路的输出端及第二位信号输入端相连接，第一半加器的输出端与第三位信号输出端相连接；第二条逻辑电路包括第二与门电路及第二半加器，第二与门电路的两个输入端分别与第一位信号输入端及第三位信号输入端相连接，第二半加器的两个输入端分别与第一半加器的进位输出端及第二与门电路的输出端相连接，第二半加器的输出端与第四位信号输出端相连接；第三条逻辑电路包括第三与门电路、第一全加器、第三半加器及第四与门电路，第三与门电路a的两个输入端分别与第一位信号输入端及第四位信号输入端相连接，第一全加器的两个输入端分别与第三与门电路的输出端...
【技术保护点】
一种新型12位平方运算组合电路，其特征在于，包括十二位信号输入端、二十四位信号输出端及二十二条逻辑电路；第一位信号输入端与第一位信号输出端相连接，第二位信号输出端接低电平；第一条逻辑电路包括第一与门电路(a1)及第一半加器(D1)，第一与门电路(a1)的两个输入端分别与第一位信号输入端及第二位信号输入端相连接，第一半加器(D1)的两个输入端分别与第一与门电路(a1)的输出端及第二位信号输入端相连接，第一半加器(D1)的输出端与第三位信号输出端相连接；第二条逻辑电路包括第二与门电路(a2)及第二半加器(D2)，第二与门电路(a2)的两个输入端分别与第一位信号输入端及第三位信号输入端相连接，第二半加器(D2)的两个输入端分别与第一半加器(D1)的进位输出端及第二与门电路(a2)的输出端相连接，第二半加器(D2)的输出端与第四位信号输出端相连接；第三条逻辑电路包括第三与门电路(a3)、第一全加器(1)、第三半加器(D3)及第四与门电路(a4)，第三与门电路(a3)的两个输入端分别与第一位信号输入端及第四位信号输入端相连接，第一全加器(1)的两个输入端分别与第三与门电路(a3)的输出端及第三位...
【技术特征摘要】
1.一种新型12位平方运算组合电路，其特征在于，包括十二位信号输入端、二
十四位信号输出端及二十二条逻辑电路；
第一位信号输入端与第一位信号输出端相连接，第二位信号输出端接低电平；
第一条逻辑电路包括第一与门电路(a1)及第一半加器(D1)，第一与门电路(a1)
的两个输入端分别与第一位信号输入端及第二位信号输入端相连接，第一半加器(D1)
的两个输入端分别与第一与门电路(a1)的输出端及第二位信号输入端相连接，第一
半加器(D1)的输出端与第三位信号输出端相连接；
第二条逻辑电路包括第二与门电路(a2)及第二半加器(D2)，第二与门电路(a2)
的两个输入端分别与第一位信号输入端及第三位信号输入端相连接，第二半加器(D2)
的两个输入端分别与第一半加器(D1)的进位输出端及第二与门电路(a2)的输出端
相连接，第二半加器(D2)的输出端与第四位信号输出端相连接；
第三条逻辑电路包括第三与门电路(a3)、第一全加器(1)、第三半加器(D3)
及第四与门电路(a4)，第三与门电路(a3)的两个输入端分别与第一位信号输入端及
第四位信号输入端相连接，第一全加器(1)的两个输入端分别与第三与门电路(a3)
的输出端及第三位信号输入端相连接，第一全加器(1)的进位输入端与第二半加器
(D2)的进位输出端相连接，第四与门电路(a4)的两个输入端分别与第二位信号输
入端及第三位信号输入端相连接，第三半加器(D3)的两个输入端分别与第一全加器
(1)的输出端及第四与门电路(a4)的输出端相连接，第三半加器(D3)的输出端
与第五位信号输出端相连接；
第四条逻辑电路包括第五与门电路(a5)、第六与门电路(a6)、第二全加器(2)
及第四半加器(D4)，第五与门电路(a5)的两个输入端分别与第一位信号输入端及
第五位信号输入端相连接，第六与门电路(a6)的两个输入端分别与第二位信号输入
端及第四位信号输入端相连接，第二全加器(2)的两个输入端分别与第五与门电路(a5)
\t的输出端及第六与门电路(a6)的输出端相连接，第二全加器(2)的进位输入端与第
一全加器(1)的进位输出端相连接，第四半加器(D4)的两个输入端分别与第三半
加器(D3)的进位输出端及第二全加器(2)的输出端相连接，第四半加器(D4)的
输出端与第六位信号输出端相连接；
第五条逻辑电路包括第七与门电路(a7)、第三全加器(3)、第八与门电路(a8)、
第四全加器(4)、第九与门电路(a9)及第五半加器(D5)；第七与门电路(a7)的
两个输入端分别与第一位信号输入端及第六位信号输入端相连接，第三全加器(3)的
两个输入端分别与第七与门电路(a7)的输出端及第四位信号输入端相连接，第三全
加器(3)的进位输入端与第二全加器(2)的进位输出端相连接，第八与门电路(a8)
的两个输入端分别与第二位信号输入端及第五位信号输入端相连接，第四全加器(4)
的两个输出端分别与第三全加器(3)的输出端及第八与门电路(a8)的输出端相连接，
第四全加器(4)的进位输入端与第四半加器(D4)的进位输出端相连接，第九与门
电路(a9)的两个输入端分别与第三位信号输入端及第四位信号输入端相连接，第五
半加器(D5)的两个输入端分别与第九与门电路(a9)的输出端及第四全加器(4)
的输出端相连接，第五半加器(D5)的输出端与第七位信号输出端相连接；
第六条逻辑电路包括第十与门电路(a10)、第十一与门电路(a11)、第十二与门
电路(a12)、第五全加器(5)、第六全加器(6)及第六半加器(D6)，第十与门电路
(a10)的两个输入端分别与第一位信号输入端及第七位信号输入端相连接，第十一与
门电路(a11)的两个输入端分别与第六位信号输入端及第二位信号输入端相连接，第
十二与门电路(a12)的两个输入端分别与第三位信号输入端及第五位信号输入端相连
接，第五全加器(5)的两个输入端分别与第十与门电路(a10)的输出端及第十一与
门电路(a11)的输出端相连接，第六全加器(6)的两个输入端分别与第五全加器(5)
的输出端及第十二与门电路(a12)的输出端相连接，第六半加器(D6)的两个输入
\t端分别与第五半加器(D5)的进位输出端及第六全加器(6)的输出端相连接，第五
全加器(5)的进位输入端及第六全加器(6)的进位输入端分别与第三全加器(3)的
进位输出端及第四全加器(4)的进位输出端相连接，第六半加器(D6)的输出端与
第八位信号输出端相连接；
第七条逻辑电路包括第十三与门电路(a13)、第七全加器(7)、第十四与门电路
(a14)、第十五与门电路(a15)、第十六与门电路(a16)、第八全加器(8)、第九全
加器(9)及第七半加器(D7)，第十三与门电路(a13)的两个输入端分别与第一位
信号输入端及第八位信号输入端相连接，第十四与门电路(a14)的两个输入端分别与
第二位信号输入端及第七位信号输入端相连接，第十五与门电路(a15)的两个输入端
分别与第三位信号输入端及第六位信号输入端相连接，第十六与门电路(a16)的两个
输入端分别与第四位信号输入端及第五位信号输入端相连接，第七全加器(7)的两个
输入端分别与第十三与门电路(a13)的输出端及第五位信号输入端相连接，第八全加
器(8)的两个输入端分别与第七全加器(7)的输出端及第十四与门电路(a14)的输
出端相连接，第九全加器(9)的两个输入端分别与第八全加器(8)的输出端及第十
五与门电路(a15)的输出端相连接，第七半加器(D7)的两个输出端分别与第九全
加器(9)的输出端及第十六与门电路(a16)的输出端相连接，第七半加器(D7)的
输出端与第九位信号输出端相连接，第七全加器(7)的进位输入端、第八全加器(8)
的进位输入端及第九全加器(9)的进位输入端分别与第五全加器(5)的进位输出端、
第六全加器(6)的进位输出端及第六半加器(D6)的进位输出端相连接；
第八条逻辑电路包括第十七与门电路(a17)、第十八与门电路(a18)、第十九与
门电路(a19)、第二十与门电路(a20)、第十全加器(10)、第十一全加器(11)、第
十二全加器(12)及第八半加器(D8)，第十七与门电路(a17)的两个输入端分别与
第一位信号输入端及第九位信号输入端相连接，第十八与门电路(a18)的输出端与第
\t二位信号输入端及第八位信号输入端相连接，第十九与门电路(a19)的两个输入端分
别与第三位信号输入端及第七位信号输入端相连接，第二十与门电路(a20)的两个输
入端分别与第四位信号输入端及第六位信号输入端相连接，第十全加器(10)的两个
输入端分别与第十七与门电路(a17)的输出端及第十八与门电路(a18)的输出端相
连接，第十一全加器(11)的输出端与第十全加器(10)的输出端及第十九与门电路
(a19)的输出端相连接，第十二全加器(12)的输出端与第十一全加器(11)的输出
端及第二十与门电路(a20)的输出端相连接，第八半加器(D8)的两个输入端分别
与第七半加器(D7)的进位输出端及第十二全加器(12)的输出端相连接，第八半加
器(D8)的输出端与第十位信号输出端相连接，第十全加器(10)的进位输入端、第
十一全加器(11)的进位输入端及第十二全加器(12)的信号输入端分别与第七全加
器(7)的进位输出端、第八全加器(8)的进位输出端及第九全加器(9)的进位输出
端相连接；
第九条逻辑电路包括第二十一与门电路(a21)、第二十二与门电路(a22)、第二
十三与门电路(a23)、第二十四与门电路(a24)、第二十五与门电路(a25)、第十三
全加器(13)、第十四全加器(14)、第十五全加器(15)、第十六全加器(16)及第九
半加器(D9)，第二十一与门电路(a21)的两个输入端分别与第一位信号输入端及第
十位信号输入端相连接，第二十二与门电路(a22)的两个输入端分别与第二位信号输
入端及第九位信号输入端相连接，第二十三与门电路(a23)的两个输入端分别与第三
位信号输入端及第八位信号输入端相连接，第二十四与门电路(a24)的两个输入端分
别与第四位信号输入端及第七位信号输入端相连接，第二十五与门电路(a25)的两个
输入端分别与第五位信号输入端及第六位信号输入端相连接，第十三全加器(13)的
两个输入端分别与第二十一与门电路(a21)的输出端及第六位信号输入端相连接，第
十四全加器(14)的两个输入端分别与第十三全加器(13)的输出端及第二十二与门
\t电路(a22)的输出端相连接，第十五全加器(15)的两个输入端分别与第十四全加器
(14)的输出端及第二十三与门电路(a23)的输出端相连接，第十六全加器(16)的
两个输入端分别与第十五全加器(15)的输出端及第二十四与门电路(a24)的输出端
相连接，第九半加器(D9)的两个输入端分别与第十六全加器(16)的输出端及第二
十五与门电路(a25)的输出端相连接，第九半加器(D9)的输出端与第十一位信号
输入端相连接，第十三全加器(13)的进位输入端、第十四全加器(14)的进位输入
端、第十五全加器(15)的进位输入端分别与第十全加器(10)的进位输出端、第十
一全加器(11)的进位输出端、第十二全加器(12)的进位输出端及第八半加器(D8)
的进位输出端相连接；
第十条逻辑电路包括第二十六与门电路(a26)、第二十七与门电路(a27)、第二
十八与门电路(a28)、第二十九与门电路(a29)、第三十与门电路(a30)、第十七全
加器(17)、第十八全加器(18)、第十九全加器(19)、第二十全加器(20及第十半
加器(D10)，第二十六与门电路(a26)的两个输入端分别与第一位信号输入端及第
十一位信号输入端相连接，第二十七与门电路(a27)的两个输入端分别与第二位信号
输入端及第十位信号输入端相连接，第二十八与门电路(a28)的两个输入端分别与第
三位信号输入端及第九位信号输入端相连接，第二十九与门电路(a29)的两个输入端
分别与第四位信号输入端及第八位信号输入端相连接，第三十与门电路(a30)的两个
输入端分别与第五位信号输入端及第七位信号输入端相连接，第十七全加器(17)的
两个输入端分别与第二十六与门电路(a26)的输出端及第二十七与门电路(a27)的
输出端相连接，第十八全加器(18)的两个输入端分别与第十七全加器(17)的输出
端及第二十八与门电路(a28)的输出端相连接，第十九全加器(19)的两个输入端分
别与第十八全加器(18)的输出端及第二十九与门电路(a29)的输出端相连接，第二
十全加器(20)的两个输出端分别与第十九全加器(19)的输出端及第三十与门电路
\t(a30)的输出端相连接，第十半加器(D10)的两个输入端分别与第九半加器(D9)
的进位输出端及第二十全加器(20)的输出端相连接，第十半加器(D10)的输出端
与第十二位信号输出端相连接，第十七全加器(17)的进位输入端、第十八全加器(18)
的进位输入端、第十九全加器(19)的进位输入端及第二十全加器(20)的进位输入
端分别与第十三全加器(13)的进位输出端、第十四全加器(14)的进位输出端、第
十五全加器(15)的进位输出端及第十六全加器(16)的进位输出端相连接；
第十一条逻辑电路包括第三十一与门电路(a31)、第三十二与门电路(a32)、第
三十三与门电路(a33)、第三十四与门电路(a34)、第三十五与门电路(a35)、第三
十六与门电路(a36)、第二十一全加器(21)、第二十二全加器(22)、第二十三全加
器(23)、第二十四全加器(24)、第二十五全加器(25)及第十一半加器(D11)，第
三十一与门电路(a31)的两个输入端分别与第一位信号输入端及第十二位信号输入端
相连接，第三十二与门电路(a32)的两个输入端分别与第二位信号输入端及第十一位
信号输入端，第三十三与门电路(a33)的两个输入端分别与第三位信号输入端及第十
位信号输入端相连接，第三十四与门电路(a34)的两个输入端分别与第四位信号输入
端及第九位信号输入端相连接，第三十五与门电路(a35)的两个输入端分别与第五位
信号输入端及第八位信号输入端相连接，第三十六与门电路(a36)的两个输入端分别
与第六位信号输入端及第七位信号输入端相连接，第二十一全加器(21)的两个输入
端分别与第三十一与门电路(a31)的输出端及第七位信号输出端相连接，第二十二全
加器(22的两个输入端分别与第二十一全加器(21)的输出端及第三十二与门电路(a32)
的输出端相连接，第二十三全加器(23)的两个输入端分别与第二十二全加器(22)
的输出端及第三十三与门电路(a33)的输出端相连接，第二十四全加器(24)的两个
输入端分别与第二十三全加器(23)的输出端及第三十四与门电路(a34)的输出端相
连接，第二十五全加器(25)的两个输入端分别与第二十四全加器(24)的输出端及
\t第三十五与门电路(a35)的输出端相连接，第十一半加器(D11)的两个输入端分别
与第二十五全加器(25)的输出端及第三十六与门电路(a36)的输出端相连接，第十
一半加器(D11)的输出端与第十三位信号输出端相连接，第二十一全加器(21)的
进位输入端、第二十二全加器(22)的进位输入端、第二十三全加器(23)的进位输
入端、第二十四全加器(24)的进位输入端及第二十五全加器(25)的进位输入端分
别与第十七全加器(17)的进位输出端、第十八全加器(18)的进位输出端、第十九
全加器(19)的进位输出端、第二十全加器(20)的进位输出端及第十半加器(D10)
的进位输出端相连接；
第十二逻辑电路包括第三十七与门电路(a37)、第三十八与门电路(a38)、第三
十九与门电路(a39)、第四十与门电路(a40)、第四十一与门电路(a...
【专利技术属性】
技术研发人员：常文治，顾郁炜，毕建刚，王金磊，闵瑞清，邓彦国，吴立远，张国和，雷绍充，
申请(专利权)人：中国电力科学研究院，西安交通大学，国网天津市电力公司，
类型：发明
国别省市：北京;11
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