半导体器件制造技术

提供一种实现高速数据读取并且减少用于激活字线的驱动电路的区域的半导体器件。通过经过具有低阻抗并且在多个点耦合到字线的共用字线的信号发送，有可能高速读取数据。另外，由于提供共用字线为多个存储器块所共用，所以可以提供字线驱动器为存储器块所共用。另外，通过设置用于保持共用字线的活跃状态的与子数字线对应的锁存器电路，有可能经过共用字线在数据写入过程中发送行选择信号并且由此减少金属布线层。

【技术实现步骤摘要】

本专利技术涉及 一 种其中利用电阻抗根据磁化方向而变化的磁阻抗 效应的薄膜磁存储器元件集成于衬底之上的半导体器件。
技术介绍
正在关注MRAM (磁随机存取存储器)作为能够以低功耗执行 高速操作的非易失性RAM (随机存取存储器)。MRAM是一种利 用电阻抗根据磁化方向而变化的磁阻抗效应的薄膜磁存储器器件。 在MRAM中， 一般使用TMR (隧穿磁阻)元件作为磁阻元件。TMR元件是具有隧道结式结构的磁阻元件，在该结构中薄的绝 缘层夹入由铁磁薄膜制成的固定磁层与自由磁层之间。TMR元件根据两层的磁化方向是平行还是反平行来存储信息1或者0。在数据读取过程中，经过TMR元件々贵送感测电流(数据读取电 流)以;险测》兹化方向所致的隧道阻抗差异。TMR元件与用于感测电 流通/断控制的存取晶体管串联耦合。存取晶体管的栅极电极耦合到字线。已知一种通过由电流感应的磁场来使磁化反向的方法和一种自 旋极化电流注入方法，其作为用于在数据写入过程中使自由磁层的 》兹4匕方向反向的方法。由电流感应的》兹场方法利用了通过同时经过4皮此相交的位线和 数字线供应电流而感应的合成》兹场。在与位线和数字线的交点相邻设置的TMR元件中，感应的合成》兹场的量值在星状曲线以外，这使 磁化反向。另一方面，自旋注入方法通过直接经过TMR元件供应超过阈值 的位线电流来使自由石兹层的》兹化方向反向。在从自由磁层朝着固定磁层供应电流的情况下，自旋与固定i兹 层的磁化方向相同的电子流过隧道绝缘膜并且注入自由磁层中。这 时，注入的电子在自由磁层中产生自旋转矩，使得自由磁层的磁化 方向改变为与固定》兹层的^H匕方向相同的方向。另一方面，在从固定磁层朝着自由磁层供应电流的情况下，自旋与固定磁层的》兹化方向相反的电子由隧道绝纟彖膜反射。这时，反射的电子在自由磁层中产生自旋转矩，使得自由磁层的磁化方向改变为与固定》兹层中的磁化方向相反的方向。已知 一 种将由电流感应的i兹场方法和自^走注入方法作为另 一 种用于写入数据的方法的组合方法。例如，在日本未审专利公开第2007-109313号中，数字线驱动 电路在数据写入过程中经过所选数字线供应写入电流。另外，耦合 到数字线的存储器单元的自由磁层的^兹化方向通过由电流感应的磁 场而设置为与固定》兹层的》兹化方向相反的方向。然后利用来自写入 驱动电3各的位线电流，方向与固定》兹层的自錄j及化方向相同的自^走 极化电子注入自由i兹层中以仅写入数据l。与数据'T，被写入到的 存储器单元并行执行自旋注入。在以矩阵形式布置多个TMR存储器单元的存储器阵列中，与存 储器单元行对应设置数字线和字线，而与存储器单元列对应设置位 线。数字线和字线常常划分成多个数字线和字线。例如，日本未审专利公开第2003-77267号公开一种将整个存储 器阵列分割成以具有m行和n列(m、 n:自然数)的矩阵形式而布 置的存储器单元块的技术。在各存储器单元块中以矩阵形式布置TMR存储器单元。用于数据读取的子字线和用于数据写入的写入数 字线设置于各存储器单元行中。也就是说，在各存储器单元块中与 各存储器单元行对应地独立设置写入数字线。另外，与子字线和写 入数字线一起分级提供主字线作为用于行选择的上级信号线。为每 多个存储器单元行设置主字线，并且设置该主字线为在行方向上相 邻的n个存储器单元块所共用。
技术实现思路
在日本未审专利公开第2003-77267号中公开的常规技术中，需数字线的驱动电路。因而，随着因分割存储器阵列而带来的存储器 单元块的数目增加，而使整个存储器阵列的驱动电路区域也增加。另一方面，从提高数据读取速度的观点来看，优选的是增加存 储器单元块的数目以使子字线的长度更小。这是因为用于控制存取 晶体管的栅极电压的子字线在与栅极相同的布线层中由多晶硅、多 晶金属硅化物等形成。由于使用这些材料，子字线的阻抗高于金属 布线的阻抗，这在数据读取过程中造成信号传输延迟。也就是说， 利用上述常规技术难以保证在提高数据读取速度与减少电路区域之 间的兼容性。基于磁阻抗效应的MRAM实现高速数据读取/写入原本是特征 之一。因而，希望MRAM实现更高速度的数据读取/写入也是为了 区别于闪存。因而，本专利技术的目的在于提供一种实现高速数据读取并且实现 减少字线驱动电路区域的半导体器件。根据本专利技术的 一 种半导体器件包括存储器阵列，该存储器阵列 包括以矩阵形式布置的多个存储器单元并且在行方向上划分成多个 块。存储器单元各自包括其电阻抗根据磁数据而变化的磁阻元件以 及与磁阻元件串联耦合并且具有控制电极的开关元件。根据本专利技术 的一种薄膜磁存储器器件还包括多个位线、多个数字线、多个字线 ii和多个共用字线。位线是分别与存储器阵列的存储器单元列对应提 供的、并且各自用于供应为了写入磁数据而必需的第 一数据写入电通过在与第 一数据写入电流相交的方向上供应第二数据写入电流来包括的多个控制电极并且以具有第一薄层阻抗的传导层形成。共用 字线是分别与存储器阵列的存储器单元行对应提供的、并且被提供 为块所共用，各共用字线以具有低于第一薄层阻抗的第二薄层阻抗 的传导层形成、并且在多个点电耦合到在对应存储器单元行中提供 的字线。根据本专利技术，共用字线在多个点电耦合到字线、并且以薄层阻抗比字线形成所在的传导层的薄层阻抗更低的传导层形成；因而， 通过经过共用字线的信号发送，有可能高速读取数据。另外，由于 提供共用字线为多个块所共用，所以可以提供用于激活字线的字线 驱动电路为块所共用。因而，与为各块独立提供字线以提高数据读 取速度的情况相比可以减少字线驱动电路的数目。另一方面，由于为各块独立提供数字线，所以有可能减少布线 阻抗。结果有可能供应大到足以写入数据的电流。附图说明图1是示意地示出了根据本专利技术第一实施例的半导体器件1的 配置例子的平面图。图2是示出了图1中所示MRAM部分6的整个配置的框图。图3是示意地示出了形成图2中所示存储器阵列10的各存储器 单元MC的配置的电路图。图4是示出了图2中所示MRAM部分6中各部分的布置例子的 平面图。图5是辅助说明图4中所示存储器阵列10—0的配置的图。图6是示出了图5中所示存储器块BKXO和对应数字线驱动器60<0〉的配置的电路图。图7是示出了向存储器阵列10_0中的存储器单元MC写入数据和从该MC读取数据的操作的时序图。图8是根据第一实施例的存储器单元MC的截面图。图9是示出了根据第一实施例的修改的存储器阵列的图案布局的平面图IO是沿着图9的线X-X获得的截面图。图11是根据第一实施例的修改的存储器块的电路图。图12是辅助说明根据第二实施例的存储器阵列10A—0的配置的图。图13是示出了图12中所示存储器块BK<2>、数字线驱动器 60<2>和字线驱动器50A的配置的电路图。图14是示出了向存储器阵列10A—0中的存储器单元MC写入数 据和从该MC读取数据的操作的时序图。图15是根据第二实施例的存储器单元MC的截面图。图16是示意地示出了根据第二实施例的修改的行解码器40B的 配置的框图。图17是示出了根据第二实施例的修改的存储器块BK〈〉、数字 线驱动器60八<2>和字线驱动器50A的配置的电路图。图18是本文档来自技高网...

【技术保护点】
一种半导体器件，包括：　存储器阵列，所述存储器阵列在行方向上划分成多个块并且包括以矩阵形式布置的多个存储器单元，所述存储器单元各自包括其电阻抗根据磁数据而变化的磁阻元件以及与所述磁阻元件串联耦合并且具有控制电极的开关元件；　多个 位线，所述位线是分别与所述存储器阵列的存储器单元列对应提供的、并且各自用于供应为了写入所述磁数据而必需的第一数据写入电流；　多个数字线，所述数字线各自单独提供于各所述块中的各存储器单元行中、并且用于通过在与所述第一数据写入电流相交的方 向上供应第二数据写入电流来写入所述磁数据；　多个字线，所述字线各自耦合到在所述存储器阵列的对应存储器单元行中包括的多个控制电极、并且以具有第一薄层阻抗的传导层形成；以及　多个共用字线，所述共用字线是分别与所述存储器阵列的存储器单 元行对应提供的、并且被提供为所述块所共用，所述共用字线各自以具有低于所述第一薄层阻抗的第二薄层阻抗的传导层形成、并且在多个点电耦合到在对应存储器单元行中提供的字线。

【技术特征摘要】
JP 2008-5-29 2008-140921;JP 2007-12-28 2007-3398541.一种半导体器件，包括存储器阵列，所述存储器阵列在行方向上划分成多个块并且包括以矩阵形式布置的多个存储器单元，所述存储器单元各自包括其电阻抗根据磁数据而变化的磁阻元件以及与所述磁阻元件串联耦合并且具有控制电极的开关元件；多个位线，所述位线是分别与所述存储器阵列的存储器单元列对应提供的、并且各自用于供应为了写入所述磁数据而必需的第一数据写入电流；多个数字线，所述数字线各自单独提供于各所述块中的各存储器单元行中、并且用于通过在与所述第一数据写入电流相交的方向上供应第二数据写入电流来写入所述磁数据；多个字线，所述字线各自耦合到在所述存储器阵列的对应存储器单元行中包括的多个控制电极、并且以具有第一薄层阻抗的传导层形成；以及多个共用字线，所述共用字线是分别与所述存储器阵列的存储器单元行对应提供的、并且被提供为所述块所共用，所述共用字线各自以具有低于所述第一薄层阻抗的第二薄层阻抗的传导层形成、并且在多个点电耦合到在对应存储器单元行中提供的字线。2. 根据权利要求1所述的半导体器件，还包括 行选择电路，所述行选择电路被提供为所述块所共用、并且基于地址信号来选择包括受到数据读取或者受到数据写入的存储器单 元的存储器单元行；字线驱动电路，所述字线驱动电路被提供为所述块所共用、并行中提供的共用字线；以及多个数字线驱动电路，所述数字线驱动电路是分别与所述块对 应提供的、并且在数据写入过程中经过在所述行选择电路选择的所述存储器单元行中提供的数字线供应所述第二数据写入电流。3. 根据权利要求2所述的半导体器件，还包括列选择电路， 所述列选择电路被提供为所述块所共用、并且基于地址信号来选择 包括受到数据读取或者受到数据写入的存储器单元的存储器单元 列，其中所述数字线驱动电路各自经过与包括所述列选择电路选择的所述存储器单元列的块对应的数字线供应所述第二数据写入电':右〃'U o4. 根据权利要求1所述的半导体器件，还包括 行选择电路，所述行选择电路被提供为所述块所共用、并且基于地址信号来选择包括受到数据读取或者受到数据写入的存储器单 元的存储器单元行；字线驱动电路，所述字线驱动电路被提供为所述块所共用、并线；以及多个数字线驱动电路，所述数字线驱动电路是分别与所述块对 应提供的，其中所述数字线驱动电路各自耦合到所述共用字线、并且包括 各自保持耦合的共用字线的活跃状态的多个锁存器电路， 所述锁存器电路是分别与所述数字线对应提供的，以及 所述数字线驱动电路各自在所述数据写入过程中经过与已经保 持活跃状态的锁存器电路对应的数字线供应所述第二数据写入电 流。5. 根据权利要求4所述的半导体器件，还包括列选择电路， 所述列选择电路被提供为所述块所共用、并且基于地址信号来选择 包括受到数据读取或者受到数据写入的存储器单元的存储器单元 列，其中如果对应数字线对应于包括所述列选择电路选择的所述存 储器单元列的块，则所述锁存器电路各自保持耦合的共用字线的活跃状态。6.根据权利要求5所述的半导体器件，还包括位线驱动电路，所述位线驱动电路在数据写入过程中经过所述列选择电路选择的所述存储器单元列供应所述第 一 数据写入电流；以及控制电路，所述控制电路控制所述行选择电路、所述字线驱动 电路、所述锁存器电路、所述列选择电路和所述位线驱动电^各，f rb 66 46血l 士 s々/c来A +a -、杏1T它k ;士 42 士厶J4l 6f^ ;士电4i: ai7斗rb线、允许耦合到所述激活的共用字线的锁存器电路保持活跃状态、 然后允许所述字线驱动电路去激活在所述行选择电路选择的所述存 储器单元行中提供的所述共用字线、然后允许所述位线驱动电路经述第一数据写入电流。7.根据权利要求4所述的半导体器件，还包括 半导体衬底；以及第一至第四金属布线层，所述金属布线层从衬底侧开始经过各 层间绝缘膜堆叠于所述半导体衬底的主表面之上，其中所述存储器单元的各磁阻元件被提供于所述第三与第四金 属布线层之间，主表面之上的场效应晶体管，所述控制电极是所述场效应晶体管的栅极电极，耦合多个场效应晶体管的源极电极的多个线以所述第 一 金属布线层形成，所述共用字线以所述第二金属布线层形成， 所述数字线以所述第三金属布线层形成，以及 所述位线以所述第四金属布线层形成。8. —种半导体器件，包括存储器阵列，所述存储器阵列包括以矩阵形式布置的多个存储 器单元并且划分成设置于行方向上的多个块，所述存储器单元各自 包括其电阻抗根据》兹数据而变化的石兹阻元件以及与所述》兹阻元件串联耦合并且具有控制电极的开关元件；多个位线，所述位线是分别与所述存储器阵列的存储器单元列 对应提供的、并且各自用于供应为了写入所述磁数据而必需的第一 数据写入电流；多个数字线，所述数字线各自单独提供于各所述块中的各存储 器单元行中、并且用于通过在与所述第一数据写入电流相交的方向 上供应第二数据写入电流来写入所述磁数据；多个字线，所述字线各自耦合到在所述存储器阵列的对应存储 器单元行中包括的开关元件的多个控制电极、并且以具有第一薄层 阻抗的传导层形成；以及多...

【专利技术属性】
技术研发人员：冈山昌太，村井泰光，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]