半导体元件与其制法制造技术

本发明专利技术提供一种半导体元件与其制法。半导体元件包括：一具有一第一区域与一第二区域的半导体基材，其中第一区域与第二区域彼此隔离；多个晶体管形成于第一区域中；一对准标记形成于该第二区域中，其中对准标记于一第一方向具有多个有源区域；以及一虚设栅极结构形成于该对准标记之上，其中虚设栅极结构于第二方向具有多条线，且该第二方向与该第一方向不同。本发明专利技术提供一种包括虚设栅极结构的元件与方法，其能避免或降低由ＣＭＰ工艺（ＩＬＤ？ＣＭＰ或金属ＣＭＰ）造成损害的风险。

【技术实现步骤摘要】

本专利技术涉及在基材之上形成集成电路，且特别涉及一种于半导体工艺中形成光对 准标记(photo alignment mark)。
技术介绍
自从半导体元件从数十年前发展至今，其元件的尺寸仍持续显著的下降中。现 今晶片厂已对特征尺寸小于65nm的元件进行量产。然而，为了持续满足元件的需求，解 决应用新的工艺与设备技术所遭遇的问题变得更具有挑战。例如，金属半导体氧化物 (metal-oxide semiconductor, M0S)晶体管一般具有多晶硅金属电极。使用多晶硅材料 的原因在于，其于高温工艺时，具有耐热的特性，且于高温下可与源极/漏极结构一起退火 (anneal)。再者，多晶硅的优点在于能阻止掺杂原子离子注入(ion implantation)到沟道 区域，因此当栅极图案化完成之后，容易形成自动对准(self aligned)的源极/漏极结构。 于某些IC设计上，随着元件尺寸的縮小，需要将多晶硅栅极电极取代为金属栅极 电极，以改善元件的效能。后栅极工艺(gate last process)可以改善高温工艺时对金属 材料造成的影响，因为后栅极工艺中，初始形成虚设多晶硅栅极，且可接着进行后续工艺直 到沉积层间介电层(interlayer dielectric, ILD)。此虚设多晶硅栅极可被移除，且用金 属栅极取代之。然而，当将后栅极工艺整合于半导体工艺中的其他结构与元件(例如对准 标记)时会产生另外的问题。 因此，业界急需一种能将半导体工艺的其他结构与元件(例如对准标记)整合于 后栅极工艺的元件与方法。
技术实现思路
为克服现有技术的缺陷，本专利技术提供一种半导体元件，包括一具有一第一区域与 一第二区域的半导体基材，其中该第一区域与该第二区域彼此隔离；多个晶体管形成于该 第一区域中；一对准标记形成于该第二区域中，其中该对准标记于一第一方向具有多个有 源区域；以及一虚设栅极结构形成于该对准标记之上，其中该虚设栅极结构于第二方向具 有多条线，且该第二方向与该第一方向不同。 本专利技术另提供一种半导体元件，包括于一第一方向，多个有源区域形成于一半导 体基材之上；一隔离结构形成于该半导体基材中，其中该隔离结构设置于相邻的有源区域 间；一虚设栅极结构形成于所述多个有源区域之上，其中该虚设栅极结构于第二方向具有 多条线，且该第二方向与该第一方向不同。 本专利技术亦提供一种半导体元件的制法，包括以下步骤提供具有一第一区域与一 第二区域的一半导体基材；形成一对准标记于该第一区域中，其中该对准标记具有多个有 源区域于一第一方向，以及一隔离结构设置于该相邻有源区域间；形成多个晶体管于该第 二区域中，包括对每一晶体管形成一第一虚设栅极结构，以及于该对准标记之上形成一第 二虚设栅极结构，其中该第二虚设栅极结构具有多条线于一第二方向，且该第二方向不同4于该第一方向；以及实施一后栅极工艺(gate last process)，用以移除该晶体管的第一虚 设栅极结构，并且用一金属栅极取代之。 本专利技术提供一种包括虚设栅极结构的元件与方法，其能避免或降低由CMP工艺 (ILD CMP或金属CMP)造成损害的风险。 为让本专利技术的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施 例，并配合所附附图，作详细说明如下。附图说明 元件。 图1A 图1B为一系列剖面图，用以说明于后栅极工艺中具有对准标记的半导体图2为一俯视图，用以说明于Y方向的对准标记有金属残留的问题。 图3为一俯视图，用以说明于X方向的对准标记有金属残留的问题。 图4为一俯视图，用以说明本专利技术一实施例的对准标记。 图5为一俯视图，用以说明本专利技术另一实施例的对准标记。 并且，上述附图中的附图标记说明如下 100 半导体元件 102、104 区域 106 基材 108、110 晶体管介112 114 120 122 124 160 170 180 182 184 186 200 202 204 206 300 302 304 306402、404隔离结构虚设多晶硅栅极结构 对准标记 有源区域 隔离结构 接触蚀刻停止层电层ILD CMPCMP工艺半导体基材 对准标记 Y方向半导体基材 对准标记 X方向'对准标记5 410 有源区域 412 隔离结构 420 虚设多晶硅栅极结构 422 线条 502、504 对准标记 506、510 多晶硅栅极线条 512 方形具体实施例方式本专利技术涉及在基材上形成一种集成电路元件，且特别涉及一种于半导体工艺中形 成光对准标记(photo alignment mark)。本专利技术的较佳实施例详述如下。然而，本领域普 通技术人员应可知本专利技术所提供的许多专利技术概念，其可以最广的变化据以实施，此外，本文 所述的特殊实施例仅用于举例说明，并非用以限定本专利技术所保护的范围。 图1A与图IB显示半导体元件100进行后栅极工艺的各个中间步骤。于本实施 例中，半导体元件IOO可包括区域102与104，其中形成各种有源元件、无源元件与测试结 构以作为集成电路(IC)的一部分。例如，IC可包括静态随机存取存储器(static random access memory, SRAM)、及/或其他逻辑电路、无源元件(例如电阻、电容与电感)、与有源 元件(例如P沟道场效应晶体管(p-channel field effect transistor,PFETs) 、N沟道场 效应晶体管(N-channelfield effect transistors, NFETs)、金属氧化物半导体场效应晶 体管(metal-oxidesemiconductor field effect transistor,M0SFETs)、互补金属氧化物 半导体晶体管(complementary metal-oxide semiconductor transistor, CMOS)、双极晶 体管、高压晶体管、高频晶体管、其他存储器元件)，及/或上述的组合。 半导体元件100可包括一半导体基材106，例如硅基材。基材106可视设计的需求 (如本领域人士所知)包括各种掺杂结构(n型阱或p型阱)。基材106也可包括其他元素 半导体，例如锗与钻石。另外，基材106可包括化合物半导体及/或合金半导体。再者，基 材106可视需要的包括外延层，其可被施以应变(strained)以增强其性能，及/或其可包 括绝缘层上覆硅(silicon on insulator, SOI)结构。 区域102可包括多个晶体管(例如M0SFETs)。晶体管108如本领域普通技术人 员所熟知可被设计成N沟道(NM0S) 108和P沟道(PM0S) 110。晶体管108、110可被多个 隔离结构112所隔离，例如浅沟隔离结构(shallow trenchisolation， STI)形成于基材之 中。隔离结构112可包括氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃(fluoride-doped silicate glass, FSG)或低介电常数(low_k)材料。 晶体管108、110可各自包括栅极介电层与虚设多晶硅栅极结构114。栅极介电 层可包括介面层(例如二氧化硅(Si02))本文档来自技高网...

【技术保护点】
一种半导体元件，包括：一具有一第一区域与一第二区域的半导体基材，其中该第一区域与该第二区域彼此隔离；多个晶体管形成于该第一区域中；一对准标记形成于该第二区域中，其中该对准标记于一第一方向具有多个有源区域；以及一虚设栅极结构形成于该对准标记之上，其中该虚设栅极结构于第二方向具有多条线，且该第二方向与该第一方向不同。

【技术特征摘要】
US 2008-10-6 61/103,179;US 2009-5-21 12/470,333一种半导体元件，包括一具有一第一区域与一第二区域的半导体基材，其中该第一区域与该第二区域彼此隔离；多个晶体管形成于该第一区域中；一对准标记形成于该第二区域中，其中该对准标记于一第一方向具有多个有源区域；以及一虚设栅极结构形成于该对准标记之上，其中该虚设栅极结构于第二方向具有多条线，且该第二方向与该第一方向不同。2. 如权利要求1所述的半导体元件，其中该虚设栅极结构的每条线被分隔成方形或矩形。3. 如权利要求1所述的半导体元件，其中所述多个有源区域包括一最外侧有源区域，其中所述多个虚设栅极结构的每条线的一部分延伸超过该最外侧有源区域一距离。4. 如权利要求3所述的半导体元件，其中该虚设栅极结构的每条线包括一最外侧线，其中该对准标记的每一有源区域的一部分延伸超过该最外侧线另一距离。5. 如权利要求1所述的半导体元件，其中该第一方向垂直于该第二方向。6. —种半导体元件，包括于一第一方向，多个有源区域形成于一半导体基材之中；一隔离结构形成于该半导体基材中，其中该隔离结构设置于相邻的有源区域间；一虚设栅极结构形成于所述多个有源区域之上，其中该虚设栅极结构于第二方向具有多条线，且该第二方向与该第一方向不同。7. 如权利要求6所述的半导体元件，其中该第一方向垂直于该第二方向。8. 如权利要求6所述的半导...

【专利技术属性】
技术研发人员：沈俊良，吴明园，叶炅翰，郑光茗，庄学理，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]