一种用于集成电路的具有控制电路的ＥＳＤ保护电路，属于电子技术领域。本发明专利技术用单个控制电路来控制多个ＥＳＤ保护电路，节省控制电路所占的硅片面积。同时在主ＥＳＤ泄放通道之外提供一些辅助的ＥＳＤ泄放通道。用控制电路减小ＥＳＤ保护电路的触发电压，防止与ＥＳＤ保护器件相并联的内部电路器件先崩溃导通从而导致芯片的抗ＥＳＤ能力下降，并使多指结构的ＭＯＳ器件更加均匀开启。
【技术实现步骤摘要】
本专利技术属于电子
，涉及半导体集成电路芯片的静电释放(Electrostatic Discharge，简称为ESD)保护电路设计技术，尤指一种用单个控制电路来控制多个保护器 件，使保护器件能够及时有效地泄放ESD电流，同时还能节约控制电路所占的硅片面积。
技术介绍
随着集成电路(Integrated Circuit，简称IC)中器件尺寸的减小，器件的结深越 来越浅，栅氧化层越来越薄，并且具有轻掺杂漏(LDD)结构，这些改变使得集成电路更容易 被静电放电损毁。因此，芯片中必须加入保护电路以防止IC的电路或器件被ESD损坏。目前在CMOS工艺中最常用的是保护方法是用一对互补的GGNMOS(Gate-Grounded 匪OS)和⑶PMOS (Gate-VDD PM0S)做I/O PAD与电源线之间的ESD保护，用一个GGWOS做 电源线VDD与VSS之间的ESD钳位电路，如图1所示。I/O PAD的保护原理与电源线之间的 保护原理是一样的，但是由于位置不同，它们设计的具体要求有所不同。在亚微米以及深亚微米工艺下，器件的抗ESD能力下降，为了提高CMOS IC对ESD 的防护能力，保护器件的尺寸会被做的很大(一般是指器件的宽度做的很大)，利用大尺 寸来提高电流泄放能力。大尺寸的器件在布局上常常画成多指状(multi-finger)，这样 有利于电路的布局，例如一个NMOS器件的宽长比W/L为1000 μ m/0. 5 μ m,如果画成10个 finger，则每个finger的W/L为100 μ m/0. 5 μ m即可，然后并联在一起。NMOS在ESD发生 时的I-V曲线示意图如图2所示，Vtl为NMOS的触发电压，Vh为维持电压，Vt2和It2分别为 二次击穿电压和二次击穿电流。在漏端电压高于Vtl时，NMOS即进入负阻区，并导致漏端电 压下降。由于实际的集成电路制作工艺的偏差，这10根finger的NMOS不可能做得完全一 致，并且，ESD放电是一种高电压、大电流、瞬态的情况，会导致所有并联的NMOS中只有几个 finger先导通并进入负阻区从而使漏端电压下降，这会导致其他并联的NMOS由于漏端电 压不够而无法开启。只有当漏端电压再次大于Vtl时，未开启的NMOS才会开启。但如果Vtl > Vt2 (如图2中所示)，则在所有NMOS开启前已开启的NMOS就因发生二次击穿而损坏，因 此，此时器件的总的ESD电流防护能力只相当于只有这几个导通的finger的防护能力，而 不是所有并联NMOS的防护能力的总和。而如果使Vtl降低至Vtl < Vt2，则上述问题可以避 免，多指结构可以均勻的开启。降低Vtl的另一个目的在于对用于ESD钳位的M0S，由于其与被保护器件是并联 关系，因此除了要求它在ESD现象发生时自己不被ESD电流损坏，同时还要求它能够保护IC 内部电路能够正常工作而不被ESD损坏。为了提高该ESD MOS的抗ESD能力，通常该器件 在布局上不能采用最小间距。而由于IC内部电路的器件通常采用最小间距，这就导致由于 与ESD MOS相并联的内部电路器件因为具有最小间距会先崩溃导通，使得ESD MOS器件不 能有效的保护内部电路。因此，降低ESD MOS的Vtl将使得对内部电路的保护效果更好。我们可以通过栅极耦合(gate couple)技术来实现Vtl的降低，从而达到器件均勻 开启和提高器件抗ESD能力的目的。图3是一互补式栅极耦合ESD防护电路的示意图。图中的Cn、Cp，Cp。可以用集成电路工艺中的相关工艺实现，也可以直接用MOS的漏-栅寄生电 容实现。其保护原理如下在I/O PAD上相对于VSS出现一正的ESD电位时，由于电容的耦 合作用，器件NMOSl的栅端将耦合一个正电位，使NMOSl开启并泄放ESD电流；在I/O PAD 上相对于VSS出现一负的ESD电位时，ESD电流可通过NMOSl的寄生二极管正向导通泄放； 在I/O PAD上相对于VDD出现一负的ESD电位时，由于电容的耦合作用，器件PMOSl的栅端 将耦合一个负电位，使PMOSl开启并泄放ESD电流；在I/O PAD上相对于VDD出现一正的 ESD电位时，ESD电流可通过PMOSl的寄生二极管正向导通泄放。由于在CMOS工艺中，制造电容需要的面积远大于晶体管，因此对于图3中所示电 路，触发电路将会占用很大的面积，且由于电容耦合作用，在I/O PAD上出现噪声或频率较 高的信号时可能会使ESD MOS导通，即误触发，从而影响内部电路正常工作。因此，该电路 的芯片面积利用率不高，且不能用作高频电路的ESD保护。为了在小的电容面积的条件下实现较好的触发效果，可加入一些反相器来辅助实 现。而且一般芯片都有很多引脚，如果每个用于ESD保护的MOS都使用一个触发控制电路， 这势必会占据大量的硅片面积。因此，为了减小用于ESD保护的硅片面积，我们考虑用一个 触发控制电路来同时触发多个保护器件。
技术实现思路
本专利技术的主要目的在于提供一种用于集成电路的具有控制电路的ESD保护电路， 采用单个控制电路来控制多个保护器件的ESD保护电路，以提高ESD保护器件的开启均勻 性，并减小I/O PAD处ESD保护电路的触发电压；同时，本专利技术提供的ESD保护电路在主ESD 泄放通道之外，还具有一些辅助的ESD泄放通道，其ESD泄放能力较现有技术更高。本专利技术技术方案如下一种用于集成电路的具有控制电路的ESD保护电路，如图4所示，包括控制电路3、 保护电路4和ESD电源钳位电路6。所述控制电路3由RC触发电路1和反相器组2组成； 集成电路的电源双轨中的VDD轨通过电阻R和电容C串联而成的RC触发电路1接集成电 路电源双轨中的VSS轨；所述反相器组2由第一级反相器7和第二级反相器8串联而成；所 述RC触发电路1的输出端(即电阻R和电容C的连接点)与第一级反相器7的输入端相 连，第一级反相器7的输出端与第二级反相器8的输入端相连。所述保护电路4由互补的 NMOS管和PMOS管实现，其中在集成电路每一个I/O PAD与VDD轨之间连接一个PMOS管，在 集成电路每一个I/O PAD与VSS轨之间连接一个与PMOS管对应互补的NMOS管。控制电路 3中第一级反相器7的输出端连接保护电路4中每一个NMOS管的栅极；控制电路3中第二 级反相器8的输出端连接保护电路4中每一个PMOS管的栅极。所述电源钳位电路6为一 个NMOS管，其漏极接集成电路的VDD轨，其源极接集成电路的VSS轨，其栅极接控制电路3 中第一级反相器7的输出端。所述反相器组2中的第一级反相器7和第二级反相器8由互补的NMOS管和PMOS 管组成；第一级反相器7和第二级反相器8中，PMOS管的源极接集成电路的VDD轨，NMOS管 的源极接集成电路的VSS轨。本专利技术中，将触发电路中的RC电路置于芯片工作时电压相对稳定的VDD和VSS之 间，以减小误触发现象。用2个反相器实现正确的电平逻辑，使用于ESD保护的器件NMOS4和PMOS在芯片正常工作时关闭；而当发生ESD时，能够分别给NMOS、PMOS的栅极提供高电 平和低电平，降低保护器件的触发电压。本专利技术提供一种用单个控制电路来控制多个ES本文档来自技高网...
【技术保护点】
一种用于集成电路的具有控制电路的ＥＳＤ保护电路，包括控制电路（３）、保护电路（４）和ＥＳＤ电源钳位电路（６）；所述控制电路（３）由ＲＣ触发电路（１）和反相器组（２）组成；集成电路的电源双轨中的ＶＤＤ轨通过电阻Ｒ和电容Ｃ串联而成的ＲＣ触发电路（１）接集成电路电源双轨中的ＶＳＳ轨；所述反相器组（２）由第一级反相器（７）和第二级反相器（８）串联而成；所述ＲＣ触发电路（１）的输出端，即电阻Ｒ和电容Ｃ的连接点与第一级反相器（７）的输入端相连，第一级反相器（７）的输出端与第二级反相器（８）的输入端相连；所述保护电路（４）由互补的ＮＭＯＳ管和ＰＭＯＳ管实现，其中在集成电路每一个Ｉ／Ｏ ＰＡＤ与ＶＤＤ轨之间连接一个ＰＭＯＳ管，在集成电路每一个Ｉ／Ｏ ＰＡＤ与ＶＳＳ轨之间连接一个与ＰＭＯＳ管对应互补的ＮＭＯＳ管；控制电路（３）中第一级反相器（７）的输出端连接保护电路（４）中每一个ＮＭＯＳ管的栅极；控制电路（３）中第二级反相器（８）的输出端连接保护电路（４）中每一个ＰＭＯＳ管的栅极；所述电源钳位电路（６）为一个ＮＭＯＳ管，其漏极接集成电路的ＶＤＤ轨，其源极接集成电路的ＶＳＳ轨，其栅极接控制电路（３）中第一级反相器（７）的输出端。...
【技术特征摘要】
一种用于集成电路的具有控制电路的ESD保护电路，包括控制电路(3)、保护电路(4)和ESD电源钳位电路(6)；所述控制电路(3)由RC触发电路(1)和反相器组(2)组成；集成电路的电源双轨中的VDD轨通过电阻R和电容C串联而成的RC触发电路(1)接集成电路电源双轨中的VSS轨；所述反相器组(2)由第一级反相器(7)和第二级反相器(8)串联而成；所述RC触发电路(1)的输出端，即电阻R和电容C的连接点与第一级反相器(7)的输入端相连，第一级反相器(7)的输出端与第二级反相器(8)的输入端相连；所述保护电路(4)由互补的NMOS管和PMOS管实现，其中在集成电路每一个I/O PAD与VDD轨之间连接一个PMOS管，在集成电路每一个I/O PAD与VSS轨之间连接一个与PMOS管对应互补的NMOS管；控制电路(3)中第一级反相器(7)的输出端连接保护电路(4)中每一个NMOS管的栅极；控制电路(3)中第二级反相器(8)的输出端连接保护电路(4)中每一个PMOS管的栅极；所述电源钳位电路(6)为一个NMOS管，其漏极接集成电路的VDD轨，其源极接集成电路的VSS轨，其栅极接控制电路(3)中第一级反相器(7)的输出端。2.一种用于集成电路的具有控制电路的ESD保护电路，包括控制电路(3)、保护电路 (4)和ESD电源钳位电路(6)；所述控制电路(3)由RC触发电路⑴和反相器...
【专利技术属性】
技术研发人员：张波，樊航，蒋苓利，韩山明，刘娟，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：90[中国|成都]
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