场效应晶体管反相器以及制造方法技术

提供基于纳米线的器件。在一个方面，提供了一种场效应晶体管（ＦＥＴ）反相器。该ＦＥＴ反相器包括垂直定向在叠置体中的多个器件层，每个器件层具有源极区、漏极区以及连接源极区与漏极区的多个纳米线沟道，其中一个或多个器件层的源极区和漏极区掺杂有ｎ型杂质，并且一个或多个其他器件层的源极区和漏极区掺杂有ｐ型杂质；围绕纳米线沟道的每个器件层共用的栅极；与掺杂有ｎ型杂质的一个或多个器件层的源极区的第一接触；与掺杂有ｐ型杂质的一个或多个器件层的源极区的第二接触；以及每个器件层的漏极区共用的第三接触。还提供了用于制造ＦＥＴ反相器的技术。

【技术实现步骤摘要】

本专利技术涉及基于纳米线的器件，并且更具体地，涉及场效应晶体管(FET)逻辑反 相器。
技术介绍
按照其基本形式，场效应晶体管(FET)包括源极区、漏极区以及源极区和漏极区 之间的沟道。栅极调节流经源极区和漏极区之间的沟道的电子流。FET被用作多种不同类型的互补金属氧化物半导体(CMOS)电路的基本构成块。 例如，逻辑栅极反相器是多种集成电路设计的共同组件，其可以使用η沟道场效应晶体管 (NFET)和ρ沟道场效应晶体管(PFET)器件的一个或多个互补对来形成。典型的NFET/PFET 反相器配置为将NFET的源极区连接至PFET的漏极区，并且器件的栅极彼此连接。这种标准的反相器布局具有两个FET尺寸的占地面积。由于反相器在多数电路设 计中的普及，降低反相器的布局占地面积将得到实现多数电路设计所需的布局面积的显著 降低。因此，期望可缩放的FET反相器及其制造技术。
技术实现思路
本专利技术提供基于纳米线的器件。在本专利技术的一个方面，提供一种场效应晶体管 (FET)反相器。该FET反相器包括垂直定向在叠置体中的多个器件层，每个器件层具有源极 区、漏极区以及连接源极区与漏极区的多个纳米线沟道，其中一个或多个器件层的源极区 和漏极区掺杂有η型杂质，并且一个或多个其他器件层的所述源极区和所述漏极区掺杂有 P型杂质；围绕纳米线沟道的每个器件层共用的栅极；与掺杂有η型杂质的一个或多个器件 层的源极区的第一接触；与掺杂有P型杂质的一个或多个器件层的源极区的第二接触；以 及每个器件层的漏极区共用的第三接触。在本专利技术的另一方面，提供一种制造FET反相器的方法。该方法包括以下步骤。形 成垂直定向在叠置体中的多个器件层，每个器件层具有源极区、漏极区以及连接源极区和 漏极区的多个纳米线沟道。向一个或多个器件层的源极区和漏极区中引入η型杂质。向一 个或多个其他器件层的源极区和漏极区中引入P型杂质。围绕纳米线沟道形成每个器件层 共用的栅极。形成与掺杂有η型杂质的一个或多个器件层的源极区的第一接触。形成与掺 杂有P型杂质的一个或多个器件层的源极区的第二接触。形成每个器件层的漏极区共用的 第三接触。通过参考以下详细描述以及附图，将会获得对本专利技术以及本专利技术的其他特征和优 点更为全面的理解。附图说明图1是示出按照本专利技术一个实施方式的用于场效应晶体管(FET)反相器制造的开始结构的剖面图；图2是示出按照本专利技术一个实施方式的多个纳米线硬掩模的剖面图；图3是示出按照本专利技术一个实施方式的形成于反相器有源区域之上的虚栅极的 剖面图；图4是示出按照本专利技术一个实施方式的在虚栅极周围裁剪的纳米线硬掩模的剖 面图；图5是示出按照本专利技术一个实施方式的在虚栅极周围沉积的填充物层的剖面图；图6是示出按照本专利技术一个实施方式的已经去除了虚栅极从而得到形成于填充 物层中的沟槽的剖面图；图7是示出按照本专利技术一个实施方式的鳍叠置体的剖面图；图8是示出按照本专利技术一个实施方式的去除了纳米线硬掩模的暴露氮化物部分 的剖面图；图9是示出按照本专利技术一个实施方式的形成于沟槽中的间隔体的剖面图；图10是示出按照本专利技术一个实施方式的从鳍叠置体中去除了牺牲层的剖面图；图11是示出按照本专利技术一个实施方式的在FET反相器中形成了不同的η掺杂和 P掺杂层的剖面图；图12是示出按照本专利技术一个实施方式的形成于沟槽中的替换栅极的剖面图；图13是示出按照本专利技术一个实施方式的去除了填充物层的剖面图；图14是示出按照本专利技术一个实施方式的漏极源极接触的剖面图；图15是示出按照本专利技术一个实施方式的源极区间隔的剖面图；以及图16是示出按照本专利技术一个实施方式的源极区接触的剖面图。具体实施例方式图1-图16是示出用于制造基于全包围栅极(gate-all-around，GAA)纳米线的场 效应晶体管(FET)反相器的示例性方法的框图。如下文详细描述的，本技术利用大马士革 栅极工艺来构造与栅极自对准的源极区/漏极区。图1是示出用于FET反相器制造工艺的开始结构100的剖面图。为了形成结构 100，使用浅沟槽隔离(STI)来限定绝缘体上硅(SOI)晶片中的有源区域。也即，提供晶片 102，其具有掩埋氧化物(BOX)层106上的SOI层104。SOI晶片通常还包括其他层，诸如衬 底，其未在此描绘中示出。BOX层106可以包括任何适当的绝缘体材料，包括但不限于诸如 二氧化硅(SiO2)的电介质材料。尽管图1示出了单个有源区域的形成，但是可以理解，可 以在单个晶片中形成多个有源区域。继而在晶片上叠置形成硅(Si)和牺牲层的交替序列，其中SOI层104作为该序列 中的第一个Si层。特别地，从SOI层104开始向上移动，在SOI层104上外延生长牺牲层 107。牺牲层107包括晶体材料，其可以对于Si选择性地被刻蚀，诸如硅锗(SiGe)。牺 牲层107包含高浓度的杂质，在该杂质被引入Si层(例如，通过工艺中稍后执行的退火) 时，其得到η型或者ρ型Si。例如，磷(P)或者砷(As)是典型的η型杂质，而硼(B)是典型 的P型杂质。可以使用从大约IX IO19原子每立方厘米(atoms/cm3)到大约lX 1022atomS/cm3的杂质浓度。掺杂可以原位执行(也即，在牺牲层107的生长期间包含杂质)或者非原 位执行(也即，在牺牲层107的生长之后，使用诸如离子注入的技术)，其中如果需要相邻的 η型和ρ型掺杂区从而在同一层中形成相邻的NFET和PFET，则优选非原位掺杂。可以在牺牲层107上外延生长可选的非掺杂晶体Si层108。此外，可选地，可以在 Si层108之上以交替的方式形成一个或多个附加牺牲层和/或晶体Si层，其中，附加牺牲 层的属性与牺牲层107相同，并且附加晶体Si层的属性与Si层108相同。出于说明目的 以及描述的简便，在Si层108之上示出了一个附加牺牲层109和一个附加Si层110。然 而，这些层是可选的，并且可以想到不存在这些层的实施方式。此外，可以存在比示出的更 多或者更少的这些层。按照一个示例性实施方式，牺牲层107和109的掺杂彼此相同。接下来，在叠置体上沉积电绝缘层111。在图1所示的示例性配置中，绝缘层111 沉积在Si层110之上。可以使用化学气相沉积(CVD)、等离子增强型CVD(PECVD)或者不 会引起Si层110的物理或者化学改变的任何适当技术来沉积绝缘层111。按照一个示例 性实施方式，绝缘层111包含晶体电绝缘材料(诸如钻石)或者非晶体电绝缘材料(诸如 SiO2)。继而在绝缘层111之上形成晶体Si层112。在绝缘层111包括晶体电绝缘材料的 情况下，Si层112可以在绝缘层111上外延生长。在绝缘层111包括非晶体电绝缘材料的 情况下，可以通过晶片键合技术在绝缘层111之上引入Si层112，例如，从处理晶片转移晶 体Si层112。可选地，可以在Si层112之上以交替的方式外延生长一个或多个附加牺牲层和/ 或晶体Si层。出于说明目的以及描述的简便，在Si层112上示出了一个牺牲层113和一 个Si层114。然而，这些层是可选的，并且可以想到不存在这些层的实施方式。此外，可以 存在比所示的更多或者更少的这些层。绝缘层111之上的牺牲层(如果存在的话)与绝缘层111之下的牺牲层(例如，牺 牲层1本文档来自技高网...

【技术保护点】
一种场效应晶体管（ＦＥＴ）反相器，包括：垂直定向在叠置体中的多个器件层，每个器件层具有源极区、漏极区以及连接所述源极区与所述漏极区的多个纳米线沟道，其中一个或多个所述器件层的所述源极区和所述漏极区掺杂有ｎ型杂质，并且一个或多个其他所述器件层的所述源极区和所述漏极区掺杂有ｐ型杂质；围绕所述纳米线沟道的每个所述器件层共用的栅极；与掺杂有ｎ型杂质的所述一个或多个器件层的所述源极区的第一接触；与掺杂有ｐ型杂质的所述一个或多个器件层的所述源极区的第二接触；以及每个所述器件层的所述漏极区共用的第三接触。

【技术特征摘要】
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【专利技术属性】
技术研发人员：JB常，JW斯莱特，MA圭罗恩，P常，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]