半导体集成电路器件及其制造方法技术

在具有全耗尽ＳＯＩ器件结构的电源管理半导体器件中以及在模拟半导体器件中，提供一种面积减小的ＥＳＤ保护电路，其ＥＳＤ保护器件保护内部元件不受ＥＳＤ影响，同时保证足够的ＥＳＤ强度。形成在ＳＯＩ半导体薄膜层上的ＮＭＯＳ保护晶体管，在形成于半导体薄膜层上的、具有全耗尽ＳＯＩ　　ＣＭＯＳ的内部元件的输出端特别是在ＮＭＯＳ的输出端，被用作ＥＳＤ保护器件，而形成在半导体支撑衬底上的ＮＭＯＳ保护晶体管被用于内部元件的输入保护。

【技术实现步骤摘要】

本专利技术涉及电源管理半导体器件和带有具备全耗尽SOI器件结构的低电压工作场效应晶体管的模拟半导体器件。
技术介绍
半导体集成电路器件采用场效应晶体管(例如N型和P型MOS晶体管)以及由多晶硅等制成的电阻器以此在内部电路与外部输入/输出端之间设置输入保护器件或输出保护器件以避免因为例如由静电引起的过电流输入而造成的对构成内部电路的内部元件的损坏是很常见的作法。具有这类传统保护电路的半导体集成电路器件中的输入/输出电路块的例子可见图13A和13B、图14A和14B以及图15A和15B。图13A和13B展示了CMOS反相器11，该CMOS反相器11作为具有CMOS结构的内部元件10由N型MOS晶体管和P型MOS晶体管构成。N型MOS晶体管作为保护器件20被提供，分别位于CMOS反相器11与输入端301之间、CMOS反相器11与输出端302之间、以及Vdd线303与Vss线304之间。为了说明起见，内部元件的电路结构表示为CMOS反相器11。采用如上所述的结构，例如在输入或输出端施加负的过电压，使得用作保护器件20的NMOS晶体管的PN结正向偏置，导致电流流入保护NMOS晶体管，从而使本文档来自技高网...

【技术保护点】
一种半导体集成电路器件，包括：包含第一ＮＭＯＳ晶体管和第一ＰＭＯＳ晶体管的ＣＭＯＳ器件，所述ＭＯＳ晶体管形成在ＳＯＩ（绝缘体上的硅）衬底的半导体薄膜层上，所述ＳＯＩ衬底包含形成在半导体支撑衬底上的埋入绝缘膜和形成在所述埋入绝缘膜上的所述半导体薄膜层；设置在半导体薄膜层上用于输出保护的第二ＮＭＯＳ晶体管；以及设置在所述半导体支撑衬底上的开孔中用于输入保护的第三ＮＭＯＳ晶体管，所述开孔是通过部分去除所述ＳＯＩ衬底的所述半导体薄膜层和所述埋入绝缘膜而制成的。

【技术特征摘要】
JP 2005-2-4 2005-029319;JP 2006-1-30 2006-0202971.一种半导体集成电路器件，包括包含第一NMOS晶体管和第一PMOS晶体管的CMOS器件，所述MOS晶体管形成在SOI(绝缘体上的硅)衬底的半导体薄膜层上，所述SOI衬底包含形成在半导体支撑衬底上的埋入绝缘膜和形成在所述埋入绝缘膜上的所述半导体薄膜层；设置在半导体薄膜层上用于输出保护的第二NMOS晶体管；以及设置在所述半导体支撑衬底上的开孔中用于输入保护的第三NMOS晶体管，所述开孔是通过部分去除所述SOI衬底的所述半导体薄膜层和所述埋入绝缘膜而制成的。2.根据权利要求1所述的半导体集成电路器件，其中，设置在所述半导体薄膜层上用于输出保护的所述第二NMOS晶体管分别与所述第一NMOS晶体管的源极或漏极以及所述第一PMOS晶体管的源极或漏极连接，用于所述第一NMOS晶体管和所述第一PMOS晶体管的输出保护，其中设置在所述半导体支撑衬底上的所述第三NMOS晶体管与输入端连接，用于栅输入保护。3.根据权利要求1所述的半导体集成电路器件，其中，设置在半导体薄膜层上用于输出保护的所述第二NMOS晶体管与所述第一NMOS晶体管的源极或漏极连接，用于输出保护，所述源极或漏极通过端子与外部连接，其中，设置在所述半导体支撑衬底上的所述第三NMOS晶体管与输入端连接，用于所述第一NMOS晶体管和所述第一PMOS晶体管的栅输入保护。4.根据权利要求1所述的半导体集成电路器件，其中，所述第一NMOS晶体管具有N型导电性的电极，所述第一PMOS晶体管具有P型导电性的电极，其中所述第二NMOS晶体管和所述第三NMOS晶体管均具有N型导电性的电极。5.根据权利要求1所述的半导体集成电路器件，其中，所述第一NMOS晶体管具有N型导电性的电极，所述第一PMOS晶体管具有P型导电性的电极，其中所述第二NMOS晶体管和所述第三NMOS晶体管均具有P型导电性的电极。6.根据权利要求1所述的半导体集成电路器件，其中，所述第一NMOS晶体管的N型栅极、所述第一PMOS晶体管的P型栅极、所述第二和第三NMOS晶体管的栅极具有多晶硅-硅化物结构，所述结构包含第一多晶硅和高熔点金属硅化物的层叠结构。7.根据权利要求1所述的半导体集成电路器件，其中，所述第一NMOS晶体管的N型栅极、所述第一PMOS晶体管的P型栅极、所述第二和第三NMOS晶体管的栅极由第一多晶硅构成。8.一种半导体集成电路器件，包括包含第一NMOS晶体管和第一PMOS晶体管的CMOS器件，所述MOS晶体管形成在SOI(绝缘体上的硅)衬底的半导体薄膜层上，所述SOI衬底包含形成在半导体支撑衬底上的埋入绝缘膜和形成在所述埋入绝缘膜上的所述半导体薄膜层；电阻器；设置在半导体薄膜层上用于输出保护的第二NMOS晶体管；以及设置在所述半导体支撑衬底上的开孔中用于输入保护的第三NMOS晶体管，所述开孔是通过部分去除所述SOI衬底的所述半导体薄膜层和所述埋入绝缘膜而制成的。9.根据权利要求8所述的半导体集成电路器件，其中，设置在半导体薄膜层上用于输出保护的所述第二NMOS晶体管分别与所述第一NMOS晶体管的源极或漏极以及所述第一PMOS晶体管的源极或漏极连接，用于所述第一NMOS晶体管和所述第一PMOS晶体管的输出保护，其中设置在所述半导体支撑衬底上的所述第三NMOS晶体管与输入端连接，用于栅输入保护。10.根据权利要求8所述的半导体集成电路器件，其中，设置在半导体薄膜层上用于输出保护的所述第二NMOS晶体管与所述第一NMOS晶体管的源极或漏极连接，用于输出保护，所述源极或漏极通过端子与外部连接，其中，设置在所述半导体支撑衬底上的所述第三NMOS晶体管与输入端连接，用于所述第一NMOS晶体管和所述第一PMOS晶体管的栅输入保护。11.根据权利要求8所述的半导体集成电路器件，其中，所述第一NMOS晶体管具有N型导电性的电极，所述第一PMOS晶体管具有P型导电性的电极，其中所述第二NMOS晶体管和所述第三NMOS晶体管均具有N型导电性的电极。12....

【专利技术属性】
技术研发人员：长谷川尚，吉田宜史，
申请(专利权)人：精工电子有限公司，
类型：发明
国别省市：JP[日本]