半导体器件及其制造方法技术

一种半导体器件及其制造方法，其中形成有覆盖第一场效应晶体管和第二场效应晶体管的应力膜（４），其具有多个开口，由这些开口部分地暴露该第一场效应晶体管和该第二场效应晶体管的各自起始区和终止区，该应力膜至少向从该第一场效应晶体管和该第二场效应晶体管的各自起始区附近延伸至终止区附近的区域施加应力，并将第一栅极（３Ａ）沿基本垂直于第一绝缘层方向的高度设定为不同于第二栅极（３Ｂ）沿基本垂直于第二绝缘层方向的高度。

【技术实现步骤摘要】

本专利技术涉及CMOS半导体器件。
技术介绍
为了增加半导体器件制造时的工艺裕度或改进半导体器件的电特性，人们已经提出了许多方案(参见专利文献1-3)。尤其是近年来，人们认识到通过向半导体器件施加应力可以改变元件性能。如本领域的技术人员所熟知的那样，利用在与半导体器件衬底平行的平面内沿拉伸方向(晶体结构中原子之间的间隙扩大的方向)作用的应力，可以提高NMOS半导体器件的电子迁移率。另一方面，以下方案也是公知的利用在与半导体器件衬底平行的平面内沿压缩方向(晶体结构中原子之间的间隙缩小的方向)作用的应力，可以提高PMOS半导体器件的空穴迁移率。因此，在实践中，将一种产生沿平行于衬底的拉伸方向作用的应力的膜附着于NMOS半导体器件的表面(例如，位于覆盖膜上的层)。另外，可以执行如下附着工艺，即，将一种产生沿平行于衬底的压缩方向作用的应力的膜附着于PMOS半导体器件的表面。但是，CMOS半导体器件是通过组合NMOS半导体器件和PMOS半导体器件而构成。因而，为改进CMOS半导体器件的元件性能，需要分别利用在平行于衬底的平面内沿拉伸方向作用的应力和沿压缩方向作用的应力。而由于需分别采用上述应力，要将不同类型的膜附着于CMOS半导体器件的NMOS晶体管部分表面和PMOS晶体管部分表面，这导致制造工艺非常复杂。并且，形成这种复杂膜同时又能保持预定的尺寸精度和位置精度，不是件容易的事。日本特开第2002-217307号公报[专利文献2]日本特开第2000-77540号公报[专利文献3]日本特开平第4-32260号公报
技术实现思路
本专利技术的目的是提供一种通过利用简单制造工艺控制施加至CMOS半导体器件的应力而改进电特性的技术。本专利技术采用如下的方案解决上述问题。即，本专利技术提供一种半导体器件，其包括第一导电类型的第一场效应型晶体管和第二导电类型的第二场效应型晶体管，设置于半导体衬底上。该第一场效应型晶体管包括第一栅极；第一绝缘层，位于该第一栅极下方；第二导电类型的导电层，用于形成位于该第一绝缘层下方的第一导电类型的第一导电通路；第一导电类型起始(originating)区，其形成于将成为该第一导电通路的第二导电类型区的一端，且将成为该第一导电通路的起始点；以及第一导电类型终止区，其形成于该第二导电类型区的另一端且将成为该第一导电通路的终止点。该第二场效应型晶体管包括第二栅极；第二绝缘层，位于该第二栅极下方；第一导电类型的导电层，用于形成位于该第二绝缘层下方的第二导电类型的第二导电通路；第二导电类型起始区，其形成于将成为第二导电通路的第一导电类型区的一端且将成为该第二导电通路的起始点；以及第二导电类型终止区，其形成于该第一导电类型区的另一端且将成为该第二导电通路的终止点。其中形成有覆盖该第一场效应型晶体管和该第二场效应型晶体管的应力膜(stressor film)，其具有多个开口，这些开口部分地暴露该第一场效应型晶体管和该第二场效应型晶体管的各自的起始区和终止区，该应力膜至少向如下区域施加应力，该区域从该第一场效应型晶体管和该第二场效应型晶体管的各自的起始区附近延伸至终止区附近，并将该第一栅极沿基本垂直于该半导体衬底方向的高度设定为不同于该第二栅极沿基本垂直于该半导体衬底方向的高度。根据本专利技术，能够利用使NMOS晶体管中的栅极高度不同于PMOS晶体管中的栅极高度的简单制造工艺，控制施加至CMOS半导体器件的应力，从而改进电特性。附图说明图1A为示出栅极高度和应力膜的膜厚的视图；图1B示出应力膜对衬底应力的影响与栅极高度之间的关系； 图2为示出根据本专利技术第一实施例的半导体器件PMOS晶体管部分的详细剖面图；图3示出应力膜对半导体衬底应力的影响与距离半导体衬底表面的深度之间的关系；图4示出应力膜对半导体衬底应力的影响与晶体管的栅极高度之间的关系；图5A示出形成NMOS晶体管的栅极、延伸层和袋层(pocket layer)的工艺；图5B示出形成PMOS晶体管的栅极、延伸层和袋层的工艺；图6A示出形成NMOS晶体管的侧壁和第一源极/漏极的工艺；图6B示出形成PMOS晶体管的侧壁和第一源极/漏极的工艺；图7A为NMOS晶体管部分的视图，示出如何形成硬掩模以及蚀刻工艺；图7B为PMOS晶体管部分的视图，示出如何形成硬掩模以及蚀刻工艺；图8示出嵌入应力部分的工艺；图9A示出形成NMOS晶体管的侧壁和第二源极/漏极的工艺；图9B示出形成PMOS晶体管的侧壁和第二源极/漏极的工艺；图10A示出NMOS晶体管的硅化镍以及应力膜形成工艺；图10B示出PMOS晶体管的硅化镍以及应力膜形成工艺；图11A为NMOS晶体管的剖面照片；图11B为PMOS晶体管的剖面照片；图12A为NMOS晶体管部分的视图，示出在本专利技术的第二实施例中如何形成硬掩模以及蚀刻工艺；图12B为PMOS晶体管部分的视图，示出在本专利技术的第二实施例中如何形成硬掩模以及蚀刻工艺；图13A为NMOS晶体管部分的视图，示出氧化硅膜形成工艺；图13B为PMOS晶体管部分的视图，示出氧化硅膜形成工艺；图14A为NMOS晶体管的视图，示出形成侧壁和第二源极/漏极的工艺；图14B为PMOS晶体管的视图，示出形成侧壁的工艺；图15A示出NMOS晶体管的硅化镍以及应力膜形成工艺；以及图15B示出PMOS晶体管的硅化镍以及应力膜形成工艺。具体实施例方式以下参照附图说明实施本专利技术的最佳方式(以下称为实施例)。以下实施例中的方案仅为示例，本专利技术并不限于实施例中的方案。专利技术实质以下参照图1A至图4解释根据本专利技术的实施例的实质。图1A为示出半导体器件剖面中应力膜的膜厚和栅极高度的示意图，图1B为示出应力膜对衬底上产生的应力的影响与栅极高度之间的关系的视图。在实施例中，主要通过控制NMOS晶体管和PMOS晶体管的各栅极高度，控制应力膜对施加在NMOS晶体管(对应于根据本专利技术的第一场效应型晶体管)和PMOS晶体管(对应于根据本专利技术的第二场效应型晶体管)上的应力的影响。图1A为示出在半导体衬底1上形成栅极氧化膜2、栅极3和应力膜4的情况下的概念图。如图1A所示，栅极3距离半导体衬底1表面的高度(该高度包括栅极氧化膜2)设定为Hg0。包括这种栅极3的半导体器件被应力膜4覆盖，应力膜4的膜厚设定为Ts。图1B为示出应力膜4对以图1A为模型的半导体器件的半导体衬底1影响的图表。此处，应力膜4对半导体衬底1的影响可以定义为一个值，通过将半导体衬底1上产生的应力除以应力膜4上产生的应力(半导体衬底1的应力/应力膜4的应力)给出该值。如图1B所示，应力膜4的影响根据应力膜4的膜厚Ts变化。具体说来，由图1B可见在应力膜4的膜厚Ts超过栅极3的高度Hg0之前，随着应力膜4的膜厚Ts增加，应力膜4的影响增大。但是，当应力膜4的膜厚Ts增加到超过栅极3的高度Hg0时，与应力膜4的膜厚Ts未超过栅极3的高度Hg0的情况相比，应力膜4的影响增加程度变小。因此，即使应力膜4的膜厚Ts进一步增加，也不会发生应力膜4的影响显著增大的情况。由上述结果可以认为，通过控制NMOS晶体管和PMOS晶体管的各自栅极高度，即使在NMOS晶体管和PMOS晶体管上分别形成膜厚基本相同的应力膜4，NMOS晶体管和PMOS晶体管各自的应力也可以取不本文档来自技高网...

【技术保护点】
一种半导体器件，其包括：第一导电类型的第一场效应型晶体管和第二导电类型的第二场效应型晶体管，设置于半导体衬底上，其中该第一场效应型晶体管包括：第一栅极；第一绝缘层，位于该第一栅极下方；第二导电类型的导电层，用 于形成位于该第一绝缘层下方的第一导电类型的第一导电通路；第一导电类型起始区，其形成于将成为该第一导电通路的第二导电类型区的一端，且将成为该第一导电通路的起始点；以及第一导电类型终止区，其形成于该第二导电类型区的另一端，且将成 为该第一导电通路的终止点，该第二场效应型晶体管包括：第二栅极；第二绝缘层，位于该第二栅极下方；第一导电类型的导电层，用于形成位于该第二绝缘层下方的第二导电类型的第二导电通路；第二导电类型起始区，其形成 于将成为该第二导电通路的第一导电类型区的一端，且将成为该第二导电通路的起始点；以及第二导电类型终止区，其形成于该第一导电类型区的另一端，且将成为该第二导电通路的终止点，其中形成有覆盖该第一场效应型晶体管和该第二场效应型晶体管 的应力膜，其具有多个开口，由这些开口部分地暴露该第一场效应型晶体管和该第二场效应型晶体管的各自起始区和终止区，该应力膜至少向如下区域施加应力，该区域从该第一场效应型晶体管和该第二场效应型晶体管的各自起始区附近延伸至终止区附近，并且将 该第一栅极沿基本垂直于该半导体衬底方向的高度设定为不同于该第二栅极沿基本垂直于该半导体衬底方向的高度。...

【技术特征摘要】
JP 2005-12-2 2005-3494901.一种半导体器件，其包括第一导电类型的第一场效应型晶体管和第二导电类型的第二场效应型晶体管，设置于半导体衬底上，其中该第一场效应型晶体管包括第一栅极；第一绝缘层，位于该第一栅极下方；第二导电类型的导电层，用于形成位于该第一绝缘层下方的第一导电类型的第一导电通路；第一导电类型起始区，其形成于将成为该第一导电通路的第二导电类型区的一端，且将成为该第一导电通路的起始点；以及第一导电类型终止区，其形成于该第二导电类型区的另一端，且将成为该第一导电通路的终止点，该第二场效应型晶体管包括第二栅极；第二绝缘层，位于该第二栅极下方；第一导电类型的导电层，用于形成位于该第二绝缘层下方的第二导电类型的第二导电通路；第二导电类型起始区，其形成于将成为该第二导电通路的第一导电类型区的一端，且将成为该第二导电通路的起始点；以及第二导电类型终止区，其形成于该第一导电类型区的另一端，且将成为该第二导电通路的终止点，其中形成有覆盖该第一场效应型晶体管和该第二场效应型晶体管的应力膜，其具有多个开口，由这些开口部分地暴露该第一场效应型晶体管和该第二场效应型晶体管的各自起始区和终止区，该应力膜至少向如下区域施加应力，该区域从该第一场效应型晶体管和该第二场效应型晶体管的各自起始区附近延伸至终止区附近，并且将该第一栅极沿基本垂直于该半导体衬底方向的高度设定为不同于该第二栅极沿基本垂直于该半导体衬底方向的高度。2.根据权利要求1所述的半导体器件，其中该第一栅极的高度和该第二栅极的高度之间的差值等于或大于该第一栅极的高度的约30％。3.根据权利要求1所述的半导体器件，其中该半导体衬底主要由硅构成，该应力膜主要由氮化硅构成。4.根据权利要求1所述的半导体器件，其中所述第一导电类型为N型，所述第二导电类型为P型，该应力膜在该应力膜延伸的平面内的拉伸方向上具有拉伸应力，并且该第一栅极的高度大于该第二栅极的高度。5.根据权利要求4所述的半导体器件，其中在该第二场效应型晶体管的起始区和终止区中嵌入不同于硅的应力发生物质，用于沿收缩方向向位于所述起始区与终止区之间的部分施加应力。6.根据权利要求5所述的半导...

【专利技术属性】
技术研发人员：大田裕之，畑田明良，岛宗洋介，片上朗，田村直义，
申请(专利权)人：富士通微电子株式会社，
类型：发明
国别省市：JP[日本]