半导体器件及其制造方法技术

本发明专利技术涉及半导体器件及其制造方法。本发明专利技术提供一种ＣＭＯＳ半导体器件，该器件具有双功函数金属栅极结构，所述结构利用能够实现对ＰＭＯＳ和ＮＭＯＳ器件的独立功函数控制并且显著降低或消除对栅极电介质可靠性的影响的制造技术形成。

【技术实现步骤摘要】

本专利技术总体上涉及具有双功函数金属栅极结构的CMOS半导体器件，以及制造为PMOS和NMOS晶体管提供分开的栅极功函数控制的双金属栅极叠层结构的方法。
技术介绍
通常，利用彼此协同工作的成对的p沟道MOS(PMOS)和n沟道MOS(NMOS)晶体管来形成互补金属氧化物硅(CMOS)半导体集成电路。与仅利用PMOS晶体管形成的半导体器件相比，CMOS半导体器件具有更高的工作效率和速度。此外，CMOS技术具有良好的微缩特性(scalingcharacteristics)，其允许开发具有越来越高的集成密度的半导体集成电路器件。由于这些和其他原因，CMOS技术通常用来制造用于高集成度和高性能应用的半导体器件。然而，随着CMOS技术按比例缩小至纳米级及其以下，也必须不断地按比例减小电源电压和MOS晶体管阈值电压以保持高性能和高可靠性。CMOS晶体管的迅速的按比例缩小(downscaling)已经对具有良好控制的和可再现的功函数/阈值电压的栅极叠层结构的发展提出了技术挑战。常规的CMOS制造技术已经应用了多晶硅(poly-Si)栅电极工艺技术。图1A示出了用于MOS器件的常规CMOS栅极结本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底，所述半导体衬底具有形成在所述半导体衬底上的双栅极ＣＭＯＳ器件，所述双栅极ＣＭＯＳ器件包括ＰＭＯＳ器件和ＮＭＯＳ器件，其中所述ＰＭＯＳ器件具有第一栅极叠层，所述第一栅极叠层包括：形成在所述半导体衬底上的栅极绝缘体层；形成在所述栅极绝缘体层上的第一导电层；形成在所述第一导电层上的第二导电层；以及形成在所述第二导电层上的第三导电层，其中所述ＮＭＯＳ器件具有第二栅极叠层，所述第二栅极叠层包括：形成在所述半导体衬底上的栅极绝缘体层；形成在所述栅极绝缘体层上的第一导电层；以及形成在所述第一导电层上的第二导电层，其中所述第一和第二栅极叠层的第二导电层由不同的导电材料形成。

【技术特征摘要】
US 2006-10-18 11/550,602;KR 2006-1-31 9367/061.一种半导体器件，包括半导体衬底，所述半导体衬底具有形成在所述半导体衬底上的双栅极CMOS器件，所述双栅极CMOS器件包括PMOS器件和NMOS器件，其中所述PMOS器件具有第一栅极叠层，所述第一栅极叠层包括形成在所述半导体衬底上的栅极绝缘体层；形成在所述栅极绝缘体层上的第一导电层；形成在所述第一导电层上的第二导电层；以及形成在所述第二导电层上的第三导电层，其中所述NMOS器件具有第二栅极叠层，所述第二栅极叠层包括形成在所述半导体衬底上的栅极绝缘体层；形成在所述栅极绝缘体层上的第一导电层；以及形成在所述第一导电层上的第二导电层，其中所述第一和第二栅极叠层的第二导电层由不同的导电材料形成。2.根据权利要求1所述的半导体器件，其中所述第一和第二栅极叠层的第一导电层由相同的导电材料形成并具有基本相同的厚度。3.根据权利要求2所述的半导体器件，其中所述第一和第二栅极叠层的第一导电层由金属性氮化物形成。4.根据权利要求3所述的半导体器件，其中所述第一和第二栅极叠层的第一导电层由TaN或TiN形成。5.根据权利要求2所述的半导体器件，其中所述第一和第二栅极叠层的第一导电层的厚度和导电材料被选择从而调整所述NMOS器件的功函数。6.根据权利要求2所述的半导体器件，其中所述第一栅极叠层的第二导电层的厚度和导电材料被选择从而调整所述PMOS器件的功函数。7.根据权利要求1所述的半导体器件，其中所述第一栅极叠层的第一和第二导电层由不同的金属性氮化物材料形成。8.根据权利要求7所述的半导体器件，其中所述金属性氮化物材料包括TiN、TaN或A1N。9.根据权利要求1所述的半导体器件，其中所述第一栅极叠层的第一、第二和第三导电层由不同的导电材料形成。10.根据权利要求9所述的半导体器件，其中所述第一导电层由相对于HF蚀刻溶液其蚀刻速率比形成所述第一栅极叠层的第二和第三导电层的不同材料的蚀刻速率小的材料形成。11.根据权利要求10所述的半导体器件，其中所述PMOS器件的第一栅极叠层的第一、第二和第三导电层分别由TaN、AlN和HfN形成。12.根据权利要求10所述的半导体器件，其中所述PMOS器件的第一栅极叠层的第一、第二和第三导电层分别由HfN、AlN和TaN形成。13.根据权利要求1所述的半导体器件，其中所述第一和第二栅极叠层的栅极绝缘层由介电常数在约8及更大的范围内的电介质材料形成。14.根据权利要求13所述的半导体器件，还包括插入在所述栅极绝缘层和所述半导体衬底之间的界面层。15.根据权利要求13所述的半导体器件，其中所述第一和第二栅极叠层的栅极绝缘层由氧化铪、铪硅氧化物、氧化镧、氧化锆、锆硅氧化物、氧化钽、氧化钇或氧化铝形成。16.根据权利要求1所述的半导体器件，其中所述PMOS器件的第一栅极叠层还包括形成在所述第三导电层上的第四导电层。17.根据权利要求16所述的半导体器件，其中所述第二栅极叠层的第二导电层和所述第一栅极叠层的第四导电层由相同的导电材料形成。18.根据权利要求16所述的半导体器件，其中所述第二栅极叠层的第二导电层和所述第一栅极叠层的第四导电层由多晶硅材料形成。19.根据权利要求1所述的半导体器件，其中所述第一和第二栅极叠层的第一导电层的厚度在约5埃至约60埃的范围内。20.一种半导体器件，包括半导体衬底，所述半导体衬底具有形成在所述半导体衬底前侧上的双栅极CMOS器件，所述双栅极CMOS器件包括具有第一MIPS栅极叠层的PMOS器件和具有第二MIPS栅极叠层的NMOS器件，其中所述第一和第二MIPS栅极叠层均包括形成在所述半导体衬底上的栅极绝缘体层；多晶硅电极；以及插入在所述...

【专利技术属性】
技术研发人员：丁炯硕，李钟镐，韩成基，金柱然，朴廷珉，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]