本发明专利技术提供一种将距晶体管的阱端的距离考虑在内的半导体电路装置的设计方法。具有Ｎ阱（１１２）和Ｐ阱（１１３）的单元中，将从Ｎ阱（１１２）内的接触用Ｎ型区域（１０６）的中心线（１２１）到Ｎ阱端（１０１’）的距离ＳＰ０４，设定成晶体管不受抗蚀剂影响的距离。从势阱边界（１０１）到接触用Ｎ型区域（１０６）的中心线（１２１）的距离等于ＳＰ０４。Ｐ阱１１３上，也采取与Ｎ阱１１２相同的设计。由此，单元内的晶体管，可实现考虑来自一个方向的抗蚀剂的影响的建模。此外，通过作成满足上述条件的单元阵列，可以提高设计精度。
【技术实现步骤摘要】
本专利技术涉及集成多个金属绝缘体半导体晶体管构成的。
技术介绍
近年来，例如，在MIS型半导体集成电路等LSI领域中，随着半导体元件图形的细微化、高集成化和半导体元件动作的高速化，集成电路所要求的设计规格也变得多样而复杂。一般来说，以微处理器为代表的LSI(Large Scale Integration)，是由多个被称为单元的基本功能单位电路组合而成。单元中配置有金属绝缘体半导体晶体管(MIS晶体管)、电容、电阻等多个元件。而且，随着LSI的高性能化、高集成化，决定LSI性能的单元电路设计变得非常重要。此外，为了进行高精度的单元电路设计，CAD(Computer Aided Design)工具的作用非常巨大。作为与设计精度联系紧密的CAD工具，电路模拟器是其中之一。所谓电路模拟器是指，以设计单元和LSI为对象，根据晶体管、电容、电阻等各元件的连接信息，及含有晶体管尺寸、电容值、电阻值等元件特性信息的网表，假想按照该设计制造的单元和LSI的电路动作，进行电路模拟。网表例如可以根据被设计单元的掩膜布局，由电路抽出装置抽出。此外，就晶体管的特性信息而言，为了在电路模拟器上高精度地再现晶体管的复杂的电特性，开发有很多电特性公式(下称晶体管模型)。此外，为了通过晶体管模型再现所希望的晶体管特性，需要对晶体管模型中包含的模型参数进行优化，使其与所希望的晶体管特性相吻合(以下简写为“模型参数的抽出”)。下面，说明以往的半导体电路装置中单元的布局，以及以往在设计单元时所使用的晶体管模型。图10是示意地表示用来说明以往晶体管模型的MIS晶体管的结构的图。如该图所示，晶体管模型包含由元件分离区域Ris包围的活性区域Rt；跨活性区域Rt达到两侧元件分离区域Ris的栅电极1412；活性区域Rt中位于栅电极1412两侧方的区域上形成的源极区域1414a和漏极区域1414b；以及，活性区域Rt中位于栅电极1412下方的区域即沟道区域1413。如图10斜线阴影所示，MIS晶体管的沟道区域1413被定义为，在晶体管模型上，活性区域Rt与栅电极1412交叠的区域。此外，在晶体管模型中，MIS晶体管的电流能力由沟道区域1413的宽W(沟道宽度)和长L(沟道长度)、活性区域Rt的电阻和附加在活性区域Rt上的电阻(未图示)决定，晶体管周边布局的相关信息是不被考虑的。关于单元布局，下面，以图11所示的单元布局为例进行说明。图11是示意地表示一例设置在半导体基板的一部分上的以往的单元1100的布局的平面图。半导体基板上设有N阱1112和P阱1113，它们相邻于势阱边界1101。N阱1112上，设有被元件分离区域Ris包围的阳极金属绝缘体半导体(PMIS)活性区域1104。P阱1113上，设有被元件分离区域Ris包围的阴极金属绝缘体半导体(NMIS)活性区域1105。虽然图11表示了分别在N阱1112和P阱1113中设置一个活性区域的例子，但在实际的半导体电路装置中，设置有相当多的活性区域。在PMIS活性区域1104上，配置有P型MIS晶体管的栅极1108。在NMIS活性区域1105上，配置有N型MIS晶体管的栅极1109。另外，虽未图示，但与公知的MIS晶体管同样，各栅极都具有由栅极绝缘膜和栅电极构成的所谓的绝缘栅极构造。各活性区域中的位于各栅极侧方的区域是源极·漏极区域，当电压施加在各源极·漏极区域之间，栅极被施加偏置电压后，各活性区域中的位于各栅极下方的区域上形成沟道区域，电流流过该沟道区域。图11所示的单元1100中，设N阱1112的栅极宽度方向上的一端(下称“N阱端1101’”)与接触用N型区域1106的中心线之间的间隔为SP14，设接触用N型区域1106的中心线与PMIS活性区域1104之间的间隔为SP03，设PMIS活性区域1104的宽为SP02，设PMIS活性区域1104与作为N阱1112和P阱1113间的分界的势阱边界1101之间的间隔为SP01。此外，设P阱1113的栅极宽度方向上的一端(下称“P阱端1111’”)与接触用P型区域1107的中心线之间的间隔为SN14，设接触用P型区域1107的中心线与NMIS活性区域1105之间的间隔为SN03，设NMIS活性区域1105的宽为SN02，设NMIS活性区域1105与势阱边界1101之间的间隔为SN01。而且，P型MIS晶体管的单元区域1102，由宽幅的右斜线阴影(SP01+SP02+SP03)表示，N型MIS晶体管的单元区域1103由宽幅的左斜线阴影(SN01+SN02+SN03)表示。PMIS活性区域1104上的栅极1108的侧方区域和接触用P型区域1107中含有P型杂质，在NMIS活性区域1105上的栅极1109的侧方区域和接触用N型区域1106中含有N型杂质。图1(a)、(b)，是示意地表示制作MIS晶体管时以抗蚀剂作为掩膜进行离子注入的工序的图。该工序为了选择性地进行必要的注入，使用抗蚀剂膜覆盖不注入离子的部分，只在必要位置注入杂质粒子。图1是表示为了只在PMIS区域进行离子注入，而在NMIS区域上形成抗蚀剂并进行离子注入的例子。通常，如图1(a)所示，对没有覆盖抗蚀剂的部分注入给定量的杂质离子是很理想的。但实际上，如图1(b)所示，会有以下现象发生，即，注入抗蚀剂的杂质离子会因为构成抗蚀剂的高分子而散乱，其注入方向发生变化(抗蚀剂散乱)；和在注入角度不是0度，或者即便是0度，概率上讲也有角度不是0度的离子存在的情况下，该离子碰到抗蚀剂的侧壁，以某一定比例进行反射(抗蚀剂反射)，而由于上述现象，实际有效的掺杂量会增加，因阈值电压值的增加导致驱动力的降低。图2是表示在图11所示的CMOS晶体管中改变SP01+SP02值的情况下的晶体管的特性变化图。纵轴表示的ΔVth，是对象晶体管的阈值与单独设计的N型MIS晶体管或P型MIS晶体管的阈值之差。这里，表示的是P型MIS晶体管的模拟结果。此外，设P型MIS晶体管在N阱端1101’侧不形成抗蚀剂(仅在势阱边界1101侧形成抗蚀剂)。设P型MIS晶体管的栅极宽度固定。由图2所示的结果可知，CMOS晶体管中，当晶体管设置在势阱边界1101的附近时，阈值电压增加。单独形成的P型MIS晶体管，在该图中，可以认为是相当于SP01+SP02＝1μm的点。综上所述，从本案专利技术者们所进行的模拟结果可知，对于装配了最近的被细微化了的MIS晶体管的半导体电路装置而言，其性能除了MIS晶体管的栅极长度和栅极宽度，还可因MIS晶体管距离势阱边界多远而发生改变。此外，非专利文献1“IEEE TRANSACTION ON ELECTRONDEVICES，VOL50，NO.9SEPTEMBER 2003 Lateral Ion Implant Straggle andMask Proximity Effect”中也记述了以上说明的内容。此外，可以使用以下的非专利文献2所示的方法来进行半导体电路装置的设计。另外，图12是表示将用以往方法设计的单元配置成阵列状而形成的半导体电路装置的平面图。在该半导体电路装置中，N阱1212和P阱1213被在纵向(栅极宽度方向)上交错配置。P型MIS晶体管的单元区域1202和N型MIS晶体管的单元区域1203，本文档来自技高网...
【技术保护点】
一种半导体电路装置，其特征在于：在单元阵列形成区域中，将多个具有第一导电型的金属绝缘体半导体晶体管和第二导电型的金属绝缘体半导体晶体管的单元配置成阵列状而成，所述单元阵列形成区域中，多个第一导电型的第１阱和第二导电型的第２阱，被交错配置在栅极宽度方向上，所述第１阱和第２阱之中，所述单元阵列形成区域中的配置在栅极宽度方向的最外侧的外侧阱的外侧端部、与形成在外侧阱内的活性区域的距离，被设定为规定值以上。
【技术特征摘要】
JP 2005-12-15 2005-3613701.一种半导体电路装置，其特征在于在单元阵列形成区域中，将多个具有第一导电型的金属绝缘体半导体晶体管和第二导电型的金属绝缘体半导体晶体管的单元配置成阵列状而成，所述单元阵列形成区域中，多个第一导电型的第1阱和第二导电型的第2阱，被交错配置在栅极宽度方向上，所述第1阱和第2阱之中，所述单元阵列形成区域中的配置在栅极宽度方向的最外侧的外侧阱的外侧端部、与形成在外侧阱内的活性区域的距离，被设定为规定值以上。2.根据权利要求1所述的半导体电路装置，其特征在于，所述规定值是1μm。3.根据权利要求1所述的半导体电路装置，其特征在于，具有所述活性区域与所述外侧阱的外侧端部之间形成的外侧阱接触用区域，从所述外侧阱与邻接的其他阱之间的分界线到所述外侧阱的外侧端部的距离，与从所述分界线到所述外侧阱接触用区域的中心线的距离相比，大于一倍且为两倍以下。4.根据权利要求1所述的半导体电路装置，其特征在于，所述单元阵列形成区域中的、栅极宽度方向上被配置得比所述外侧阱更靠内侧的第1阱内，具有在栅极宽度方向上相向设置的第1活性区域和第2活性区域；以及，在所述第1活性区域和所述第2活性区域之间形成的第1阱接触用区域，从所述第1阱与所述第2阱之间的分界线到所述第1阱的栅极宽度方向的端部的距离，与从所述分界线到所述第1阱接触用区域的中心线的距离相比，大于一倍且为两倍以下。5.根据权利要求3所述的半导体电路装置，其特征在于，从所述单元的外框的栅极长度方向的端部到所述活性区域的距离，比从所述分界线到所述活性区域的距离大。6.根据权利要求3所述的半导体电路装置，其特征在于，从所述单元的外框的栅极长度方向的端部到所述活性区域的距离，为1μm以上。7.根据权利要求1～6的任一项所述的半导体电路装置，其特征在于，所述第一导电型是N型，所述第二导电型是P型。8.一种半导体电路装置，其特征在于阵列状配置多个单元而成...
【专利技术属性】
技术研发人员：关户真策，山下恭司，大谷一弘，佐原康之，生驹大策，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[]
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