半导体装置及其制造方法制造方法及图纸

本发明专利技术公开了一种半导体装置及其制造方法。目的在于：在具有被全硅化物化的双栅极结构的半导体装置中，通过提高栅极电极的稳定性来提高半导体装置的可靠性。在形成成为Ｎ型ＭＩＳ晶体管形成区域的栅极电极的ＮｉＳｉ膜（１１０Ａ）的同时，形成成为Ｐ型ＭＩＳ晶体管形成区域的栅极电极的Ｎｉ↓［３］Ｓｉ膜（１１０Ｂ）。将未反应的Ｎ型多结晶硅膜（１０３Ａ）作为防止ＮｉＳｉ膜（１１０Ａ）和Ｎｉ↓［３］Ｓｉ膜（１１０Ｂ）之间的相互扩散的导电性扩散防止区域残留在元件隔离区域（１０１）上即硅化物化防止膜（１０６）下。

【技术实现步骤摘要】

本专利技术涉及，特别涉及能够提高栅极电极的稳定性且对提高可靠性有效的技术。
技术介绍
近年来，为了实现半导体集成电路的高集成化及高速化，具有低电阻且稳定特性的金属或高熔点金属的合金也被频繁地使用在微细的栅极电极布线中。由于这些材料在冶金学上对热和药液比较稳定，同时具有较低的电阻及较高的可靠性，因此是实现提高半导体集成电路的集成度及高速化的材料。并且，当在衬底上夹着元件隔离区域相邻地形成的第1导电型元件区域及第2导电型元件区域的各自上连续地形成栅极电极时，为了提高各元件的特性，使用在第1导电型元件区域上和第2导电型元件区域上具有相互不同组成的硅化物材料来构成栅极电极的方法。(参照J.A.Kittl其它、Symposium on VLSI Technology Digest of Technical Papers、2005年、p.72-73)。附图说明图17(a)～图17(d)及图18(a)～图18(c)示出了以往的半导体装置，具体地说，示出了表示具有双栅极结构的半导体装置的制造方法的各工序的栅极宽度方向的剖面图。首先，如图17(a)所示，利用STI(Shallow Trench Isolation)法，在由硅构成的半导体衬底10形成用以隔离N型MIS晶体管形成区域和P型MIS晶体管形成区域的元件隔离区域11。然后，在半导体衬底10上的N型MIS晶体管形成区域及P型MIS晶体管形成区域中分别形成由氧化硅膜构成的厚度为2nm的第1栅极绝缘膜12A及第2栅极绝缘膜12B后，在整个半导体衬底10上形成厚度为150nm的多结晶硅膜13。接着，利用光刻及RIE(reactive ion etching)法依次将多结晶硅膜13、和栅极绝缘膜12A及12B蚀刻，将多结晶硅膜13图案化成栅极电极形状。图19示出了将多结晶硅膜13图案化成栅极电极形状的半导体衬底10的平面结构。而且，在形成N型延伸区域、P型袋状区域、P型延伸区域及N型袋状区域的同时，利用CVD(chemical vapor deposition)法依次沉积厚度为10nm左右的TEOS(tetraethylorthosilicate)膜及厚度为40nm左右的氮化硅膜，然后，利用蚀刻形成侧壁，图中没有示出。其次，如图17(b)所示，在多结晶硅膜13上形成覆盖P型MIS晶体管形成区域且在N型MIS晶体管形成区域具有开口的抗蚀膜14。其次，以抗蚀膜14为掩膜，利用离子注入法将为N型杂质的磷(P+)导入多结晶硅膜13。注入条件是注入能量为20keV，掺杂质量为4×1015/cm2。藉此方法，形成N型源极·漏极区域(省略图示)。并且，在N型MIS晶体管形成区域中形成N型多结晶硅膜13A。然后，除去抗蚀膜14。其次，如图17(c)所示，在多结晶硅膜13上形成覆盖N型MIS晶体管形成区域且在P型MIS晶体管形成区域具有开口的抗蚀膜15。其次，以抗蚀膜15为掩膜，利用离子注入法将为P型杂质的硼(B+)导入多结晶硅膜13。注入条件是注入能量为0.5keV，掺杂质量为3×1015/cm2。藉此方法，形成P型源极·漏极区域(省略图示)。并且，在P型MIS晶体管形成区域中形成P型多结晶硅膜13B。然后，在除去抗蚀膜15后，通过对半导体衬底10进行热处理来使导入多结晶硅膜13中的杂质活性化。此时，在多结晶硅膜13中，杂质进行扩散，在N型MIS晶体管形成区域和P型MIS晶体管形成区域的边界上形成PN边界。其次，如图17(d)所示，在多结晶硅膜13上形成覆盖P型MIS晶体管形成区域且在N型MIS晶体管形成区域具有开口的抗蚀膜16。其次，以抗蚀膜16为掩膜，对N型多结晶硅膜13A进行蚀刻，将其上部的厚度除去80nm左右。即，在该蚀刻后，成为N型MIS晶体管形成区域的栅极电极的N型多结晶硅膜13A的厚度是70nm左右。然后，除去抗蚀膜16。其次，如图18(a)所示，在多结晶硅膜13上形成覆盖N型MIS晶体管形成区域且在P型MIS晶体管形成区域具有开口的抗蚀膜17。其次，以抗蚀膜17为掩膜，对P型多结晶硅膜13B进行蚀刻，将其上部的厚度除去110nm左右。即，在该蚀刻后，成为P型MIS晶体管形成区域的栅极电极的P型多结晶硅膜13B的厚度是40nm左右。然后，除去抗蚀膜17。其次，如图18(b)所示，在多结晶硅膜13上沉积厚度为120nm左右的镍(Ni)膜18后，在350℃左右的温度下对半导体衬底10进行30秒左右的热处理，藉此方法，使在多结晶硅膜13和镍膜18之间产生硅化物化反应。然后，在选择性地除去未反应的镍膜18后，在520℃左右的温度下对半导体衬底10追加进行30秒左右的热处理。从而，在N型MIS晶体管形成区域中形成NiSi膜19A，同时，在P型MIS晶体管形成区域中形成Ni3Si膜19B，如图18(c)所示。另外，由于多结晶硅膜13和镍膜18被完全地硅化物化，因此在N型MIS晶体管形成区域形成由NiSi膜19A构成的全硅化物栅极电极，同时，在P型MIS晶体管形成区域形成由Ni3Si膜19B构成的全硅化物栅极电极。但是，在上述以往技术中，存在有由于栅极电极不稳定，而使半导体装置缺乏可靠性的问题。
技术实现思路
如上所鉴，本专利技术的目的在于在具有被全硅化物化的双栅极结构的半导体装置中，通过提高栅极电极的稳定性来提高半导体装置的可靠性。为了达到上述目的，本案专利技术者们对在上述以往技术中栅极电极不稳定的原因进行了研究和探讨，结果得到了下述认识。即，在上述以往技术中，在栅极电极中必须存在NiSi膜19A和Ni3Si膜19B的边界部分。由于在此边界部分中，因硅化物形成后的热处理而使各硅化物发生反应或产生Ni的相互扩散，因此很容易产生边界部分的形状发生变化或各硅化物的组成变得不稳定等问题。例如，如图18(c)所示，由于构成P型MIS晶体管形成区域的Ni3Si膜19B的Ni移动到N型MIS晶体管形成区域的NiSi膜19A中，结果造成在N型MIS晶体管形成区域中也部分性地形成Ni3Si膜19B，因此N型MIS晶体管形成区域的栅极电极特性变得不稳定。即，不同的硅化物之间的边界部分，与其它部分相比，栅极电极比较不稳定，该部分也是让半导体装置的稳定动作及可靠性劣化的部分。基于上述认识，本案专利技术者们想到了在栅极电极中的不同硅化物的边界部分设置防止相互扩散的导电性扩散防止区域的专利技术。具体地说，本专利技术所涉及的半导体装置，包括第1元件区域及第2元件区域，夹着元件隔离区域相邻地形成在衬底上；第1栅极绝缘膜，形成在上述第1元件区域上；第2栅极绝缘膜，形成在上述第2元件区域上；以及栅极电极，连续地形成在上述第1栅极绝缘膜、上述元件隔离区域及上述第2栅极绝缘膜上。上述栅极电极具有第1硅化物区域、第2硅化物区域和导电性扩散防止区域，该第1硅化物区域形成为与上述第1栅极绝缘膜接触在一起，该第2硅化物区域形成为与上述第2栅极绝缘膜接触在一起、且组成与上述第1硅化物区域的组成不同，该导电性扩散防止区域由上述元件隔离区域上的形成在上述第1硅化物区域和上述第2硅化物区域之间的非硅化物区域构成。在本专利技术的半导体装置中，上述导电性扩散防止区域也可以是硅区域。此时，也可以还包括形成在上述第1元件区域中的第1导电型杂质区域、和形成在上述第本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于：包括：第１元件区域及第２元件区域，夹着元件隔离区域相邻地形成在衬底上，第１栅极绝缘膜，形成在上述第１元件区域上，第２栅极绝缘膜，形成在上述第２元件区域上，以及栅极电极，连续地形成在 上述第１栅极绝缘膜、上述元件隔离区域及上述第２栅极绝缘膜的各自上；上述栅极电极具有第１硅化物区域、第２硅化物区域和导电性扩散防止区域，该第１硅化物区域形成为与上述第１栅极绝缘膜接触在一起，该第２硅化物区域形成为与上述第２栅极绝缘膜接 触在一起、且组成与上述第１硅化物区域的组成不同，该导电性扩散防止区域由上述元件隔离区域上的形成在上述第１硅化物区域和上述第２硅化物区域之间的非硅化物区域构成。

【技术特征摘要】
JP 2005-9-26 2005-2782001.一种半导体装置，其特征在于包括第1元件区域及第2元件区域，夹着元件隔离区域相邻地形成在衬底上，第1栅极绝缘膜，形成在上述第1元件区域上，第2栅极绝缘膜，形成在上述第2元件区域上，以及栅极电极，连续地形成在上述第1栅极绝缘膜、上述元件隔离区域及上述第2栅极绝缘膜的各自上；上述栅极电极具有第1硅化物区域、第2硅化物区域和导电性扩散防止区域，该第1硅化物区域形成为与上述第1栅极绝缘膜接触在一起，该第2硅化物区域形成为与上述第2栅极绝缘膜接触在一起、且组成与上述第1硅化物区域的组成不同，该导电性扩散防止区域由上述元件隔离区域上的形成在上述第1硅化物区域和上述第2硅化物区域之间的非硅化物区域构成。2.根据权利要求1所述的半导体装置，其特征在于上述导电性扩散防止区域是硅区域。3.根据权利要求2所述的半导体装置，其特征在于还包括第1导电型杂质区域、和第2导电型杂质区域，该第1导电型杂质区域形成在上述第1元件区域中，该第2导电型杂质区域形成在上述第2元件区域中；上述硅区域是第1导电型。4.根据权利要求2所述的半导体装置，其特征在于还包括第1导电型杂质区域、和第2导电型杂质区域，该第1导电型杂质区域形成在上述第1元件区域中，该第2导电型杂质区域形成在上述第2元件区域中；上述硅区域是第2导电型。5.根据权利要求2所述的半导体装置，其特征在于上述硅区域含有锗。6.根据权利要求1所述的半导体装置，其特征在于上述导电性扩散防止区域形成在位于上述元件隔离区域上的上述栅极电极的下部；上述第1硅化物区域及上述第2硅化物区域的至少一方延伸到上述导电性扩散防止区域的上侧。7.根据权利要求1所述的半导体装置，其特征在于上述第1硅化物区域及上述第2硅化物区域含有Co、Ti、Ni及Pt的至少一种。8.根据权利要求1所述的半导体装置，其特征在于在上述导电性扩散防止区域上形成有硅化物化防止膜。9.一种半导体装置的制造方法，其特征在于包括工序a，在衬底上夹着元件隔离区域相邻地形成第1元件区域及第2元件区域，工序b，在上述第1元件区域上及上述第2元件区域上分别形成第1栅极绝缘膜及第2栅极绝缘膜，工序c，在上述第1栅极绝缘膜、上述元件隔离区域及上述第2栅极绝缘膜的各自上连续地形成成为栅极电极的硅膜，工序d，将第1导电型杂质导入位于上述第1元件区域上的上述...

【专利技术属性】
技术研发人员：相田和彦，平濑顺司，濑部绍夫，粉谷直树，竹冈慎治，冈崎玄，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]