【技术实现步骤摘要】
这里讨论的实施例的方案涉及一种半导体器件。
技术介绍
形成于半导体衬底上的半导体集成电路具有称为浅沟槽隔离(STI)的 器件隔离结构以及更小的晶体管和更细的布线，以增加封装密度。例如，日本特开平专利公开第2007-109966号和第2005-243928号讨论 了具有STI晶体管的半导体器件。在STI结构中，通过如下工艺在半导体衬底中嵌入绝缘层。如图30A中所示，第一氧化硅层102和氮化硅层103依次形成于硅衬底 101上。然后，覆盖有源区的抗蚀剂图案104形成于氮化硅层103上。使用抗蚀剂图案104作为掩模来蚀刻氮化硅层103、第一氧化硅层102 和硅衬底101。如图30B中所示，在器件隔离沟槽105形成于硅衬底101的 有源区周围之后，去除抗蚀剂图案104。然后，第二氧化硅层(未图示)形 成于器件隔离沟槽105的表面上。用经由化学气相沉积(CVD)形成的第三氧化硅层完全填充器件隔离沟 槽105。如图30C中所示，使用氮化硅层103作为抛光停止层，通过化学机 械抛光(CMP)来去除硅衬底101上的第三氧化硅层。在器件隔离沟槽105 中余留的第三氧化硅层构成S...
【技术保护点】
一种半导体器件，包括： 第一导电类型的第一有源区和第二有源区，设置于半导体衬底上； 第二导电类型的第三有源区和第四有源区，设置于所述半导体衬底上，所述第二有源区和所述第四有源区的尺寸分别大于比所述第一有源区和所述第三有源区的尺寸； 第一导电图案，设置于所述第一有源区上方并且具有第一宽度； 第二导电图案，设置于所述第二有源区上方并且具有大于所述第一宽度的第二宽度； 第三导电图案，设置于所述第三有源区上方并且具有第三宽度；以及 第四导电图案，设置于 所述第四有源区上方并且具有小于所述第三宽度的第四宽度。
【技术特征摘要】
JP 2007-12-28 2007-3406311. 一种半导体器件，包括第一导电类型的第一有源区和第二有源区，设置于半导体衬底上；第二导电类型的第三有源区和第四有源区，设置于所述半导体衬底上，所述第二有源区和所述第四有源区的尺寸分别大于比所述第一有源区和所述第三有源区的尺寸；第一导电图案，设置于所述第一有源区上方并且具有第一宽度；第二导电图案，设置于所述第二有源区上方并且具有大于所述第一宽度的第二宽度；第三导电图案，设置于所述第三有源区上方并且具有第三宽度；以及第四导电图案，设置于所述第四有源区上方并且具有小于所述第三宽度的第四宽度。2. 根据权利要求1所述的半导体器件，其中在所述第一有源区的一端与所述第一导电图案的一个侧壁之间的距离小于在所述第二有源区的一端与所述第二导电图案的一个侧壁之间的距离，而在所述第三有源区的一端与所述第三导电图案的一个侧壁之间的距离小于在所述第四有源区的一端与所述第四导电图案的 一个侧壁之间的距离。3. 根据权利要求1所述的半导体器件，其中所述第三宽度大于所述第一宽度。4. 根据权利要求1所述的半导体器件，其中所述第二宽度与所述第四宽度相同。5. 根据权利要求1所述的半导体器件，其中所述第一有源区、所述第二有源区、所述第三有源区和所述第四有源区在所述半导体衬底上分别被器件隔离区围绕。6. 根据权利要求5所述的半导体器件，其中在所述器件隔离区中设有沟槽，并且在所述沟槽中嵌入绝缘层。7. 根据权利要求5所述的半导体器件，其中所述第一有源区、所述第二有源区、所述第三有源区和所述第四有源区的上表面高于所述绝缘层的上表面。8. 根据权利要求1所述的半导体器件，其中所述第一导电图案电连接到所述第三导电图案，而所述第二导电图案电连接到所述第四导电图案。9. 根据权利要求1所述的半导体器件，其中所述第一导电图案是第一导电类型的第一晶体管的第一栅电极，所述第二导电图案是所述第一导电类型的第二晶体管的第二栅电极，所述第三导电图案是第二导电类型的第三晶体管的第三栅电极，所述第四导电图案是所述第二导电类型的第四晶体管的第四栅电极。10. 根据权利要求9所述的半导体器件，其中形成于所述第一有源区中的所述第一晶体管的第一源极/漏极区的杂质深度分布与形成于所述第二有源区中的所述第二晶体管的第二源极/漏极区的杂质深度分布相同，形成于所述第三有源区中的所述第三晶体管的第三源极/漏极区的杂质深度分布与形成于所述第四有源区中的所述第四晶体管的第四源极/漏极区的杂质深度分布相同。11. 根据权利要求9所述的半导体器件，其中在所述半导体衬底与所述第一栅电极、所述第二栅电极、所述第三栅电极和第四栅电极之间形成的多个栅极绝缘层具有相同厚度。12. —种半导体器件的制...
【专利技术属性】
技术研发人员：三谷纯一，藤田和司，中井聪，
申请(专利权)人：富士通微电子株式会社，
类型：发明
国别省市：JP[日本]
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