半导体集成电路制造技术

其目的在于谋求电源切断区的合理化。设置排列多个核心单元而构成的单元区域和与各上述单元区域相对应而配置的电源开关，分别以上述核心单元为单位形成多个电源切断区，在各上述电源切断区可通过与其对应的上述电源开关来切断电源。据此，能以上述核心单元为单位详细设定电源切断区，从而实现电源切断区的合理化。通过电源切断区的合理化来降低待机时的消耗电流。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体集成电路的布局(layout)技术，尤其是涉及 有效适用于结合用多个用晶体管或逻辑门构成的最小单元(以下称作 核心单元)，从而形成具有预定功能的功能模块的半导体集成电路的 技术。
技术介绍
作为用于降低半导体集成电路中的功能模块在待机状态时的功 耗的典型方法，有停止对功能模块内部供给的时钟的方法。但是在晶 体管截止时的泄漏电流大的情况下，即使停止待机状态的功能模块的 内部时钟，降低功耗的效果也不足够。作为能切断流向不使用的电路 块的泄漏电流、谋求功耗的降低的半导体集成装置，已知有如专利文 献l中记载的那样的技术，即，设置当输出切断指令时切断第一电源 干路和第二电源干路的连接部分的电源切断装置，并且该电源切断装置的电路结构采用与并列配置多个开关元件的结构等价的结构。此外，作为一边防止电路的4普误动作或电^各面积的增加， 一边切 断一部分电路的电源电压来降低功耗的技术，已知有如专利文献2记 载的那样，将芯片内部分割成多个电路块，并且能切断对任意电路块 的电源电压的供给，并在信号分支之前的位置设置块间接口电路。进而，在切断对功能模块内的电源供给时，电压成为浮置状态， 将该信号作为输入的不进行电源切断的功能模块的输入门成为浮置， 其结果，成为在该输入门产生泄漏电流的原因。作为其对策，如专利 文献3中记载的那样，在进行电源切断的功能模块的输出端子和不进 行电源切断的功能模块的输出端子之间设置电压固定电路，该电压固 定电路在电源切断时，将对功能模块提供的信号电压固定为接地电 平，从而避免了不进行电源切断的功能模块的输入门变为浮置状态。专利文献l:日本特开平10-200050号公报(图11) 专利文献2:日本特开2003-92359号公报(图1 ) 专利文献3:日本特开2003-215214号公报(图4)
技术实现思路
本专利技术人研究了半导体集成电路的电源切断。据此，在现有技术 中，把某种程度的门规模汇总为功能模块，作为电源切断的单位，当 按该单位设定电源切断区时，发现在布局后不可能分割电源区。即， 事先决定半导体芯片的布局图，决定应该进行电源切断的功能模块， 设定电源切断区，因此不可能根据与周围块的关系，重新设置电源切 断区，重新进行此后的切断区尺寸、应该切断的逻辑区的变更等切断 块的再设定，所以很难进行半导体集成电路的电源切断区的合理化。本专利技术的目的在于，提供一种用于谋求电源切断区的合理化的技术。从本说明书的记载和附图中可以明确本专利技术的上述的和其他的目的。如下简单说明在本申请中公开的专利技术中的代表性的专利技术的概要。第一专利技术为，设置排列多个核心单元而构成的单元区域和与各 上述单元区域相对应而配置的电源开关，分别以上述核心单元为单位 而形成多个电源切断区，在各上述电源切断区，可通过与其对应的上 述电源开关切断电源。采用上述方法，能以上述核心单元为单位详细"i殳定电源切断区， 所以能谋求电源切断区的合理化。通过对电源切断区进行合理化，能 实现待机时的消耗电流的降低。在上述中，设置作为接地线的第一低电位侧电源线和与上 述核心单元结合的第二低电位侧电源线，上述电源开关可使上述第一 低电位侧电源线和上述第二低电位侧电源线的连接断续。在上述中，可通过上述第二低电位侧电源线的分割来设置 多个电源切断区。在上述中，上述电源开关是按照与其对应的上述电源切断区的面积来决定栅极尺寸的MOS晶体管。在上述中，设置对各上述电源切断区的识别信息和被输入 的比较用输入信息进行比较的比较电路，根据上述比较电路的比较结 果来控制上述电源开关的动作。第二专利技术为，设置排列多个核心单元而构成的单元区域、与各 上述单元区域相对应而配置的电源开关、与上述电源开关结合的金属 上位层线、与上述金属上位层线交叉并且在该交叉位置与上述金属上 位层线结合的金属下位层线。其中，分别以上述核心单元分割成多个 电源切断区，与上述电源切断区的分割相对应而分割上述金属下位层在上述中，设置作为接地线的第一低电位侧电源线，上述 电源开关包含能使上述第一低电位侧电源线和上述金属上位层线断 续的MOS晶体管。在上述中，上述电源开关包含配置在上述金属上位层线的 两端的MOS晶体管。在上述中，上述电源开关包含能电分割上述金属上位层线 的第一 MOS晶体管和能电分割上述金属下位层线的第二 MOS晶体 管。在上述中，上述电源开关包含设置在上述金属上位层线 的一端部的第三MOS晶体管和设置在上述金属上位层线的中间部的 第四MOS晶体管。效果。即，能提供一种实现了电源切断区的合理化的半导体集成电路。附图说明图1是本专利技术的半导体集成电路的主要部分的布局说明图图2是上述半导体集成电路的主要部分的另一布局说明图。 图3是上述半导体集成电路的主要部分的另一布局说明图。 图4是上述半导体集成电路的主要部分的其他布局说明图。 图5是图4的主要部分的结构例电路图。 图6是图4的主要部分的结构例电路图。 图7是上述半导体集成电路的主要部分的另一布局说明图。 图8是上述半导体集成电路的主要部分的另一布局说明图。 图9是上述半导体集成电路的主要部分的另一布局说明图。 图10是上述半导体集成电路的主要部分的另 一布局说明图。 图11是上述半导体集成电路的主要部分的另一布局说明图。 图12是上述半导体集成电路的主要部分的另一布局说明图。 图13是上述半导体集成电路的主要部分的另一布局说明图。 图14是上述半导体集成电路的主要部分的另 一布局说明图。 图15是上述半导体集成电路的主要部分的另一布局说明图。 图16是上述半导体集成电路的主要部分的另一布局说明图。 图17是上述半导体集成电路的主要部分的另一布局说明图。 图18是上述半导体集成电路的主要部分的另一布局说明图。 图19是上述半导体集成电路的主要部分的另一布局说明图。 图20是上述半导体集成电路的主要部分的另 一布局说明图。 图21是图20所示的电路的主要部分的动作时序图。 图22是上述半导体集成电路的主要部分的另一布局说明图。 图23是上述半导体集成电路的主要部分的另一布局说明图。 符号的说明IOO—半导体集成电路；201 ~ 204、 221 ~ 224—电源开关电路； 305 - 308、 312、 313、 703、 731— 734、 751 ~ 754—电源开关；VDD 一高电位侧电源；VSS—第一低电位侧电源线；VSSM—第二低电位 侧电源线；A、 B、 C一电源切断区；701—金属下位层线；702、 831、 832—金属上位层线。具体实施例方式图1 (A)表示本专利技术的半导体集成电路的结构例。图1 (A)所示的半导体集成电路100，虽未加以特别限制，但将 其设定为在例如单晶硅衬底等一个半导体衬底上利用公知的半导体 集成电路制造技术而形成的微型计算机，其包含多个单元区域205 ~ 214和能切断向上述多个单元区域205 - 214供给电源的电源开关电 路201 ~ 204。电源开关电路配置在上述多个单元区域205 ~ 214的两 侧。在上述单元区域205 214中，A F表示电源切断组。电源切断 组A~ F能通过与其对应的电源开关电路201 ~ 204切断电源供给。在 单元区域205 - 214中，当在一个单元区域内形成不同的本文档来自技高网...

【技术保护点】
一种半导体集成电路，包括：排列多个核心单元而构成的单元区域；和与各上述单元区域相对应而配置的电源开关；其中，分别以上述核心单元为单位形成多个电源切断区；在各上述电源切断区，能够通过与其对应的上述电源开关来断开 电源。

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：佐佐木敏夫，安义彦，森凉，石桥孝一郎，菅野雄介，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]