形成半导体结构的方法技术

本发明专利技术提供一种形成半导体结构或元件的方法。先提供一基底。一栅电极接着形成于该基底上。一源／漏极区形成于该基底。一非晶区形成于该栅电极与该源／漏极区的一上部分。一应力盖层形成于该非晶区上。对该非晶区进行极速退火，并使该非晶区结晶。该应力盖层大致全部移除。本发明专利技术所述形成半导体结构或元件的方法，可提供金属氧化物半导体元件的沟道区适当的应力。

【技术实现步骤摘要】

本专利技术是大致关于金属氧化物半导体(metal-oxide-semiconductor，MOS)元件，尤指具有应力的沟道区的MOS元件与其相关制程。
技术介绍
VLSI电路的缩小化是一个半导体业界不断追求的目标。当电路变的更小更快，元件的驱动电流的改善也更显的重要。元件电流大致上跟栅极的长度、栅极电容、还有载流子移动率(carriermobility)相关。较短的多晶硅栅极长度、较大的栅极电容、与较高的载流子移动率等都可以改善元件电流的表现。栅极长度的缩短可以透过元件尺寸的缩小而达成，这是业界持续努力的目标。栅极电容的增大也会随着栅介电层的变薄、栅介电常数的增加等来达成。为了改善元件电流的表现，也有许多的方法来增加载流子移动率。在各种增加载流子移动率的方法当中，有一种已知的方法是形成一带有应力(strain or stress)的硅沟道。应力可以增强电子或是空穴的移动率。所以，MOS元件的特性就可以透过带有应力的沟道来改善。这样的技术，就可以在固定栅极长度的条件下，同时也没有增加电路设计的复杂度下，改善元件的特性。当硅被施加压应力时，常温下、共平面(in-phase)的电子移动率就可以显著的增加。一种提供这样应力的方法是透过生长一比例渐进的SiGe外延层来达成。这样的比例渐进的SiGe外延层可以是一无应力的(relaxed)SiGe层。一层硅层接着形成在此无应力的SiGe层上。这样，此硅层中就会有应力，然后，MOS元件才形成在此硅层上。因为SiGe的晶格常数(lattice constant)大于硅的晶格常数，所以此硅层就会有双轴应力(biaxial tension)，而其中的载流子就可以呈现出在应力下时的移动率来。应力在一个元件中，可以依照方向的不同，有三个部分平行于MOS元件沟道长度的部分，平行于MOS元件沟道宽度的部分，以及垂直于沟道平面的部分。如果应力的方向是平行沟道长度或是宽度，这样的应力称为“共平面”应力。研究有发现，属于共平面张(tensile)应力的双轴应力可以改善NMOS的效能，而平行于沟道方向的压(compressive)应力可以改善PMOS的效能。应力也可以透过在MOS元件上形成一应力盖层(strainedcapping layer)来实现。譬如说，一接触蚀刻停止(contact etchstop，CES)层就可以当这样的应力盖层。当一应力盖层沉积时，因为应力盖层跟底下的物质之间晶格间隔距离的差异，为了要尝试去拉齐彼此的晶格，共平面应力就会因而产生。图1显示了具有一应力沟道区的一传统MOS元件。应力盖层，如同栅侧壁子9与CES层14所示，可以对源/漏极区12(包含LDD区15)引入应力，而这样的应力可以导入沟道区11中。所以沟道区11中的载流子移动率就可以改善。传统形成应力盖层的方法有不少的缺点，而且，其效果也受限于应力盖层本身的特性。譬如说，应力盖层的厚度不可以太厚，否则将增大后续填缝技术的困难度。因此，应力盖层所可以提供的应力就相当的有限。此外，一旦应力盖层移除了，所提供的应力往往就跟着消失了。因此，要如何提供MOS元件的沟道区适当的应力，就成了一个迫切祈求的目标。
技术实现思路
为解决现有技术中的上述问题，本专利技术提供一种形成半导体结构的方法。先提供一基底。一栅电极接着形成于该基底上。一源/漏极区形成于该基底。一非晶(amorphous)区形成于该栅电极与该源/漏极区的一上部分。一应力盖层形成于该非晶区上。对该非晶区进行极速退火(super annealing)，并使该非晶区结晶。该应力盖层大致全部移除。本专利技术所述的形成半导体结构的方法，该非晶区是形成于该源/漏极区中。本专利技术所述的形成半导体结构的方法，形成该源/漏极区的步骤是以一离子注入制程进行，且该离子注入制程形成该非晶区。本专利技术所述的形成半导体结构的方法，形成该非晶区的步骤是包含有一预非晶化注入。本专利技术所述的形成半导体结构的方法，该栅电极包含有硅，且该非晶区是位于该栅电极中。本专利技术所述的形成半导体结构的方法，于移除全部的该应力盖层的步骤前，另包含有一额外的退火步骤。本专利技术所述的形成半导体结构的方法，另包含有形成一栅侧壁子于该栅电极的一侧壁；形成一金属硅化物区于该源/漏极区；形成一接触蚀刻停止层于该源/漏极区与该栅电极上；以及形成一层间介电(inter layer dielectric，ILD)层于该接触蚀刻停止层上。本专利技术亦提供一种形成一半导体元件的方法。先提供一基底，具有一第一元件区。对该第一元件区中的一源/漏极区进行离子注入。形成一应力盖层于该源/漏极区上。对该源/漏极区进行极速退火(super annealing)，并使该源/漏极区结晶。最后，大致移除全部的该应力盖层。本专利技术所述的形成半导体元件的方法，该极速退火是以一高能量的放射源对该基底曝照。本专利技术所述的形成半导体元件的方法，该极速退火的处理时间是介于约1皮秒到约1秒之间。本专利技术所述的形成半导体元件的方法，另包含有预非晶化该源/漏极区的一上部分。本专利技术所述的形成半导体元件的方法，于移除全部的该应力盖层的步骤前，另包含有一额外的退火步骤。本专利技术所述的形成半导体元件的方法，另包含有形成一多晶硅栅电极层于该第一元件区；预非晶化该多晶硅栅电极层的一上部分；形成该应力盖层于该多晶硅栅电极层上；对该多晶硅栅电极层进行极速退火，并使该多晶硅栅电极层结晶；以及于大致移除全部的该应力盖层的步骤后，图案化该多晶硅栅电极层，以形成一栅电极。本专利技术所述的形成半导体元件的方法，另包含有形成一多晶硅栅电极层于该第一元件区；图案化该多晶硅栅电极层，以形成一栅电极；预非晶化该栅电极的一上部分；形成该应力盖层于该栅电极上；于大致移除全部的该应力盖层的步骤前，对该栅电极进行极速退火，并使该栅电极结晶。本专利技术所述的形成半导体元件的方法，于大致移除全部的该应力盖层的步骤后，另包含有形成一栅侧壁子于该栅电极的一侧壁。本专利技术所述的形成半导体元件的方法，于大致移除全部的该应力盖层的步骤前，另包含有形成一栅侧壁子于该栅电极的一侧壁。本专利技术所述的形成半导体元件的方法，该基底另包含有一第二元件区，且该第二元件区于该源/漏极区进行该离子注入步骤、以及该极速退火与重结晶步骤时，该第二元件区是被遮住。本专利技术还提供一种形成半导体结构的方法。先提供一基底，具有一第一以及一第二元件区。形成一第一栅介电层于该第一元件区的该基底上，并形成一第一栅电极于该第一栅介电层上。形成一第二栅介电层于该第二元件区的该基底上，并形成一第二栅电极于该第二栅介电层上。形成一第一源/漏极区于该第一元件区。形成一第二源/漏极区于该第二元件区。预非晶化(pre-amorphizating)该第一源/漏极区以及该第一栅电极。形成一第一应力盖层于该第一源/漏极区以及该第一栅电极上。对该第一源/漏极区以及该第一栅电极进行极速退火(super annealing)，并使该第一源/漏极区以及该第一栅电极结晶。并移除该第一应力盖层。本专利技术所述的形成半导体结构的方法，于对该第一源/漏极区以及该第一栅电极进行该极速退火以及该结晶之前，另包含有一步骤，遮住该第二元件区。本专利技术所述的形成半导体结构的方法，另包含有预非晶化该第二源/漏极区以及该第二栅电极；形成一本文档来自技高网...

【技术保护点】
一种形成半导体结构的方法，其特征在于，所述形成半导体结构的方法包含有：提供一基底；形成一栅电极于该基底上；形成一源／漏极区于该基底；形成一非晶区于该栅电极与该源／漏极区的一上部分；形成一应力盖层于该非 晶区上；对该非晶区进行极速退火，并使该非晶区结晶；以及大致移除全部的该应力盖层。

【技术特征摘要】
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【专利技术属性】
技术研发人员：陈建豪，聂俊峰，李资良，陈世昌，梁孟松，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]