一种在硅衬底上形成MOS器件的方法技术

一种在硅衬底上形成ＭＯＳ或ＣＭＯＳ器件的方法，包括制备一个衬底，其内部包含具有器件有源区的导电区；在器件有源区上形成栅极电极；在各个栅极电极上淀积并形成栅极电极侧壁绝缘体层；掺杂第一类型的离子，在一个器件有源区内形成一个源极区和一个漏极区，并掺杂第二类型的离子，在另一个器件有源区内形成一个源极区和一个漏极区。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】
与有关申请的交叉参考本申请是基于Iguchi等人于2000年8月28日提交的名为“Methedof Febricating Deep Sub-Micron CMOS Source/Drain with MDD andSelective CVD Silicide”的09/649,382号申请的后续申请。制作MOS器件和COMS器件的一种较优方法应该是减少掩模层次的数量和离子掺杂步骤。较优方法还应该能够仅用一步选择性CVD硅化物淀积形成一个硅化物层。本专利技术的优选方法还包括在掺杂步骤中用等离子体浸入离子掺杂，按照0.5keV到2keV的能量范围掺杂离子，剂量的范围是1.0×1014cm-2到1.0×1015cm-2，在源极和漏极区内产生的表面离子浓度范围是1.0×1019cm-3到1.0×1022cm-3。本专利技术的另一可选优选实施例是在形成栅极侧壁之前用低能量离子掺杂执行掺杂步骤。在采用低能量离子掺杂时，是在大约0.5keV到10keV的能量范围内执行掺杂离子，剂量的范围大约是1.0×1014cm-2到1.0×1015cm-2，在源极和漏极区内产生的表面离子浓度范围大约是1.0×1019cm-3到1.0×1022cm-3。在本专利技术的另一个实施例中，提供了一种在硅衬底上形成CMOS器件的方法。在本实施例中，制备的衬底包含内部具有第一器件有源区的第一类型的一个导电区；并包含内部具有第二器件有源区的第二类型的一个导电区。其步骤进一步包括在第一和第二有源区上形成一个栅极电极；在各个栅极电极上淀积并形成一个栅极电极侧壁绝缘体层；对第一类型的导电区掩模；向第一类型的导电区的暴露部位中掺杂第二类型的离子，形成源极和漏极区；剥离掩模；并且在第一和第二器件有源区的源极和漏极区上面用选择性CVD淀积一个硅化物层。可选实施例中的附加步骤包括如上所述用等离子体浸入离子掺杂来掺杂离子，形成源极/漏极区。按照本专利技术的另一实施例，用上述的步骤形成CMOS器件，唯独离子掺杂是在用低能量离子掺杂形成栅极侧壁之前执行离子掺杂，并且在离子掺杂步骤之后形成栅极侧壁。图7-11表示用于低能量离子掺杂的本专利技术方法的步骤。优选实施例的说明首先描述用本专利技术的方法在衬底上形成CMOS器件。本专利技术提供了一种制作CMOS器件的技术，其中至少省去了常规CMOS制作方法中采用的掩模和光刻胶剥离这两个步骤。另外，在单一化学气相淀积(CVD)工艺步骤中淀积一个自对准硅化物层，从而减少制作的时间和成本。本专利技术的一个实施例采用等离子体浸入离子掺杂，它对形成所需的CMOS是普遍有效的，并且是一个优选实施例。还可以采用低能量离子掺杂，并且在本专利技术的另一实施例中被采用。“亚微米”意味着在本专利技术的构造中使用的栅极电极的宽度在1000nm以下。包括所有耐熔金属在内的任何适当的集成电路互连材料都可供使用，铝是最常用的。在本文给出的例子中是在n型衬底中形成p-阱，当然也能采用这种构造和制作工艺在p型衬底中形成n-阱，从而制成一种互补金属氧化物半导体(CMOS)器件。等离子体浸入离子掺杂参见附图说明图1，构造10包括可为单晶硅的衬底12，在优选实施例中它是一个n型衬底。采用现有技术的工艺，在此处也被称为第一类型导电区的一个n沟道区中形成一个p-阱14，也就是第一器件有源区。在衬底12中也被称为第二类型导电区的一个p沟道区中提供一个n-阱16作为第二器件有源区。术语“第一类型”和“第二类型”在此处分别是指“第一导电类型”和“第二导电类型”，并且各自分别代表n型或p型半导体材料，其中第一导电类型与第二导电类型是相对的。对衬底采取适当的器件隔离和门限电压调节而形成隔离区21，然后是栅极氧化物，并且形成栅极电极，在栅极区17上面形成一个p-阱栅极电极18，并在栅极区19上面形成一个n-阱栅极电极20。用CVD淀积一个薄层绝缘体例如是氧化硅或氮化硅，如图2所示，用等离子体各向异性蚀刻，以分别在栅极电极18，20上形成栅极电极侧壁绝缘体层22，24。参见图3，在p沟道区上面形成一层光刻胶26，它在本实施例中被作为第二器件有源区。通过等离子体浸入离子掺杂，向第一器件有源区14的暴露区域中掺杂n型离子，在本实施例中将其称为第二类型的离子。按照0.5keV到2keV范围的掺杂能量用等离子体浸入离子掺杂来掺杂砷或磷离子，掺杂p-阱14的表面。掺杂离子的最佳剂量一般是在1.0×1014cm-2到1.0×1015cm-2的范围内。按照本专利技术的这一和其它实施例，形成n+源极/漏极区的工艺是形成一种中等(或缓和)掺杂的漏极(MDD)器件。然后剥离掩模26。接着参见图4，在n沟道区也就是第一器件有源区14上面淀积一个光刻胶掩模34。通过等离子体浸入离子掺杂，向第二器件有源区16的暴露区域中掺杂p型离子。用等离子体浸入离子掺杂来掺杂硼或BF2离子，掺杂p沟道区16的表面，掺杂能量的范围仍是0.5keV到2keV。掺杂离子的最佳剂量一般是在1.0×1014cm-2到1.0×1015cm-2的范围内。结果就形成了一个p+漏极区38和一个p+源极区40。p+源极/漏极区内的表面离子浓度范围是1.0×1019cm-3到1.0×1022cm-3。然后剥离掩模34。参见图5，在源极和漏极区上面淀积硅化物层，形成n沟道区中的硅化物层42和p沟道区中的硅化物层44。用硅化物的选择性CVD仅仅在衬底上包括源极，栅极电极和漏极区的导电区上面淀积硅化物。硅化物的选择性CVD不在绝缘区21和栅极侧壁22，24等绝缘面上淀积硅化物。硅化物的选择性CVD是IC制造领域中的技术人员所公知的现有技术工艺。例如可参见Maa等人的“Selective Deposition of TiSi2 OnUltra-Thin Silicon-on-Insulator(SOI)Wafers，”Thin SolidFilms，Vol.332，pp.412-417，1998；Maa等人的“Effects onSelective CVD of Titanium Disilicide by Substrate Dopingand Selective Silicon Deposition”，Mat.Res.Soc.Symp.Proc.，Vol.564，pp.85-89，1999；Maa等人的“Prevention of CornerVoiding in Selective CVD of Titanium Silicide on SOI Device，”Mat.Res.Soc.Symp.Proc.，Vol.564，pp.29-34，1999；以及Maa等人的“Selective to Silicon Nitride in Chemical Vapor Depositionof Titanium Silicide，”J.Vac.Sci.Technology B17(5)，Sept/Oct1999，pp.2243-47。在选择性CVD淀积前、后通过退火来激活这一构造。在本专利技术的这一和其它实施例中建议使用的退火是在600℃到1000℃温度范围内用10秒到30分钟执行退火。如图6所示，用CVD淀积一层氧化物46，然后金属化。电极48此时被连接到nMOST源极30，电极本文档来自技高网...

【技术保护点】
一种在硅衬底上形成ＭＯＳ器件的方法，包括：ａ）制备一个衬底，以容纳具有第一器件有源区的第一导电类型的一个导电区；ｂ）在第一器件有源区上形成栅极电极结构，所述栅极电极结构包括栅极电极和绝缘侧壁；ｃ）向所述导电区的暴露部位中掺杂与所 述第一器件有源区具有相反导电类型的离子，以在所述栅极电极结构的相对两侧形成源极和漏极区；并且ｄ）通过有选择性的化学气相淀积在所述源极和漏极区上面和所述栅极电极上面淀积一个硅化物层。

【技术特征摘要】
US 2001-10-25 10/0355031.一种在硅衬底上形成MOS器件的方法，包括a)制备一个衬底，以容纳具有第一器件有源区的第一导电类型的一个导电区；b)在第一器件有源区上形成栅极电极结构，所述栅极电极结构包括栅极电极和绝缘侧壁；c)向所述导电区的暴露部位中掺杂与所述第一器件有源区具有相反导电类型的离子，以在所述栅极电极结构的相对两侧形成源极和漏极区；并且d)通过有选择性的化学气相淀积在所述源极和漏极区上面和所述栅极电极上面淀积一个硅化物层。2.按照权利要求1所述的方法，其中所述掺杂步骤c)包括用等离子体浸入离子掺杂，至0.5keV到2keV的能量范围掺杂离子。3.按照权利要求1所述的方法，其中所述掺杂步骤c)包括用等离子体浸入离子掺杂来掺杂离子，包括剂量范围是1.0×1014cm-2到1.0×1015cm-2的掺杂。4.按照权利要求1所述的方法，其中所述掺杂步骤c)包括用等离子体浸入离子掺杂来掺杂离子，包括进行上述源极和漏极区内产生的表面离子范围是约1.0×1019cm-3到1.0×1022cm-3的掺杂。5.按照权利要求1所述的方法，包括在利用化学气相淀积一个硅化物层的步骤d)之后，进行以下步骤，在通过步骤a)-d)获得的结构上面淀积一个绝缘层，并且将这一结构金属化。6.在硅衬底上形成MOS器件的一种方法，包括a)制备一个衬底，以容纳具有第一器件有源区的第一导电类型的一个导电区；b)在第一器件有源区上形成栅极电极；c)向所述导电区的暴露区域中掺杂与所述第一器件有源区具有相反导电类型的离子，以在所述栅极电极的相对两侧形成源极和漏极区；d)形成与所述栅极电极相邻的绝缘栅极侧壁；并且e)通过化学气相淀积在所述源极和漏极区上面和所述栅极电极上面淀积一个硅化物层。7.按照权利要求6所述的方法，其中所述掺杂步骤c)包括利用低能离子掺杂在0.5keV到10keV的能量范围掺杂离子。8.按照权利要求6所述的方法，其中所述掺杂步骤c)包括和用低能离子掺杂来掺杂离子，并且包括按约1.0×1014cm-2到1.0×1015cm-2的剂量范围进行掺杂。9.按照权利要求6所述的方法，其中所述掺杂步骤c)包括用低能离子掺杂来掺杂离子，并且包括进行在所述源极和漏极区内产生的表面离子浓度范围约是1.0×1019cm-3到1.0×1022cm-3的掺杂。10.按照权利要求6所述的方法，包括在利用CVD淀积一个硅化物层的所述步骤e)之后，进行以下步骤，在通过步骤a)-e)获得的结构上面淀积一个绝缘层，并且将这一结构金属化。11.一种在硅衬底上形成CMOS器件的方法，包括a)制备一个衬底，以容纳具有第一器件有源区的第一类型的一个导电区，并容纳具有第二器件有源区的第二类型的一个导电区；b)在第一和第二器件有源区上形成栅极电极；c)在各个栅极电极上淀积...

【专利技术属性】
技术研发人员：井口胜次，许胜籐，大野芳睦，马哲申，
申请(专利权)人：夏普公司，
类型：发明
国别省市：JP[日本]