半导体元件的制造方法技术

本发明专利技术提出一种半导体元件的制造方法，该半导体元件具有浅型以及高掺杂浓度的源极／漏极区域。其制造方法包括：在基板上制造栅极电极；借由注入离子将该基板的源极／漏极区域转换为非晶状态；在上述源极／漏极区域注入离子，以执行同步注入工艺；注入一个或多个注入物，以制造低掺杂漏极（ＬＤＤ）以及源极／漏极区域；以及将该基板再结晶。其中，用来形成ＬＤＤ以及源极／漏极区域的离子的扩散被非晶化区域与同步注入区域有效地限制或降低。

【技术实现步骤摘要】

本专利技术涉及半导体元件，特别涉及互补式金属氧化物半导体(CMOS)晶体管的源极/漏极区域。
技术介绍
CMOS技术为今日制造超大规模集成电路(ULSI)的主流半导体技术。过去数十年来，半导体结构的尺寸缩小已经大幅提升半导体芯片的速度、效能、电路密度、以及每个运算单位的成本。然而，随着CMOS元件的尺寸持续下降，半导体技术面临更大的挑战。举例说明，当CMOS晶体管的栅极电极的长度变小，尤其是当栅极长度小于30纳米时，源极与漏极区域和沟道的互动渐增，并且源极与漏极区域对沟道电位以与栅极电介质的影响增加。因此，具有短栅极沟道的晶体管面临的问题为其栅控电极无法正确地控制其沟道的开启与关闭状态。具有短沟道长度的晶体管所伴随的栅极控制不良现象，被称为短沟道效应(shortchannel effect)。为了降低上述短沟道效应，其解决方法为使用较浅的低掺杂漏极(lightly-doped drains，LDD)以及/或源极/漏极结(source/drain junction)来制作CMOS元件。尤其适用于p型金属氧化物半导体(PMOS)元件，其中通常以p型掺杂物(例如硼、二氟化硼)制造LDD以及源极/漏极区域。在接下来的制造间隙壁(spacer)以及退火(anneal)工艺之后，上述p型掺杂物的高扩散率使其扩散范围超出原本的注入区域。上述高扩散率使得LDD以及源极/漏极区域产生纵向以及横向扩充，因此导致上述短沟道效应。一种解决方法为随着晶体管尺寸减小微缩源极/漏极区域，以限制上述扩散率。然而，上述微缩源极/漏极区域尺寸容易增加源极/漏极的电阻并且恶化其多晶硅(polysilicon)栅极耗尽(depletion)。因此微缩源极/漏极结会降低PMOS元件的驱动电流(drive current)。因此，晶体管的源极/漏极区域需要一解决方案，用以降低或消除短沟道效应，并且在CMOS元件尺寸下降时，能维持可接受的源极/漏极电阻以及驱动电流强度。
技术实现思路
本专利技术的实施例通常可解决或减轻本领域的许多问题，并且展现许多技术性的优点。其中，本专利技术提供非晶化(amorphization)工艺以及同步注入(co-implant)工艺，用以制造半导体元件的源极/漏极(source/drain)区域。本专利技术的一实施例提供一晶体管，该晶体管具有浅型(shallow)源极/漏极区域。该晶体管的制造方法包括在基板上制造栅极电极(gate electrode)；将该基板的源极/漏极区域转换为非晶状态；执行同步注入工艺，以注入C、N、F、以上材料的化合物、或类似的离子于源极/漏极区域；将传导型离子(例如B、BF2之类)掺杂于该晶体管的源极/漏极区域；以及将源极/漏极区域的非晶化区域再结晶(re-crystallized)，而源极/漏极区域可被激活(activated)，例如执行退火(anneal)步骤。在一实施例中，借由注入如Si、Ge、Xe、In、Ar、Kr、Rn、或以上材料的化合物之类的离子，将该基板的源极/漏极区域转换成非晶化区域。本专利技术所述一种制造半导体元件的方法，其中包括提供基板；在该基板上制造栅极电极；在该基板中制造多个非晶化区域，并且使其位于该栅极电极的两侧；在该基板中，使用第一离子型态制造多个同步注入区域，并且使其位于该栅极电极的两侧，上述同步注入区域的深度约等于或大于上述非晶化区域的深度，并且上述同步注入区域与上述非晶化区域部分重叠；在每一个上述同步注入区域中，使用第二离子型态制造第一注入区域；在邻接该栅极电极处制造一个或多个间隙壁；在每一个上述同步注入区域中，使用第二离子型态制造一个或多个第二注入区域；以及在上述制造第二注入区域的步骤之后，至少部分地将上述非晶化区域再结晶。本专利技术所述的制造半导体元件的方法，其中上述制造第一注入区域以及第二注入区域的步骤包括注入多个离子，其剂量约为1015至1017原子/平方厘米(atoms/cm2)。本专利技术所述的制造半导体元件的方法，其中该第二离子型态为B、BF2、或上述材料的化合物。本专利技术所述的制造半导体元件的方法，其中上述制造非晶化区域的步骤包括注入离子Ge、Xe、Si、In、Ar、Kr、Rn、或上述材料的化合物。本专利技术所述的制造半导体元件的方法，其中上述制造同步注入区域的注入剂量约为上述制造第一注入区域所使用的剂量的0.1至10倍。本专利技术所述的制造半导体元件的方法，其中上述第一离子型态为碳、氮、氟、或上述材料的化合物。本专利技术所述的另一种制造半导体元件的方法，其中包括提供基板；在该基板上制造栅极电极；在该基板中制造多个非晶化区域，并且使其位于该栅极电极的两侧；在该基板中制造多个同步注入区域，并且使其位于该栅极电极的两侧，上述同步注入区域的深度约等于或大于上述非晶化区域的深度，并且上述同步注入区域与上述非晶化区域部分重叠；在该栅极电极的两侧制造多个低掺杂漏极，上述低掺杂漏极包含在上述同步注入区域之内；在邻接该栅极电极处制造多个间隙壁；在该基板中制造多个深型源极/漏极区域，并且使其位于该栅极电极两侧的同步注入区域内；以及在上述制造深型源极/漏极区域的步骤之后，至少部分地将上述非晶化区域再结晶。本专利技术所述的另一种制造半导体元件的方法，其中上述制造低掺杂漏极以及深型源极/漏极区域的步骤包括注入多个离子，其剂量约为1015至1017原子/平方厘米。本专利技术所述的另一种制造半导体元件的方法，其中上述制造低掺杂漏极以及深型源极/漏极区域的步骤包括注入离子B、BF2、或上述材料的化合物。本专利技术所述的另一种制造半导体元件的方法，其中上述制造非晶化区域的步骤包括注入离子Ge、Xe、Si、In、Ar、Kr、Rn、或上述材料的化合物。本专利技术所述的另一种制造半导体元件的方法，其中上述制造同步注入区域的步骤包括注入离子碳、氮、氟、或上述材料的化合物。本专利技术所述的另一种制造半导体元件的方法，其中上述注入离子碳、氮、氟、或上述材料的化合物的剂量约为上述制造低掺杂漏极的剂量的0.1至10倍。本专利技术所述的又一种制造半导体元件的方法，其中包括提供基板；在该基板上制造栅极电极；将该基板位于该栅极电极两侧的第一部分非晶化化；将第一离子型态注入在该基板位于该栅极电极两侧的第二部分，该第一部分与该第二部分重叠；将第二离子型态注入在上述第二部分中，以制造一个或多个注入区域；以及在上述制造注入区域的步骤之后，至少部分地将上述第一部分再结晶。本专利技术所述的又一种制造半导体元件的方法，其中上述注入第二离子型态的步骤包括注入多个离子，其剂量约为1015至1017原子/平方厘米。本专利技术所述的又一种制造半导体元件的方法，其中该第二离子型态为B、BF2、或上述材料的化合物。本专利技术所述的又一种制造半导体元件的方法，其中上述非晶化步骤包括注入离子Ge、Xe、Si、In、Ar、Kr、Rn、或上述材料的化合物。本专利技术所述的又一种制造半导体元件的方法，其中上述注入第一离子型态的注入剂量约为上述注入第二离子型态所使用的剂量的0.1至10倍。本专利技术所述的又一种制造半导体元件的方法，其中该第一离子型态为碳、氮、氟、或上述材料的化合物。附图说明为了更完整了解本专利技术以及其优点，以下叙述配合附图说明本专利技术的实施例，其中图1至图6为根据本专利技术实施例的工艺步骤制造本文档来自技高网...

【技术保护点】
一种制造半导体元件的方法，其中包括：提供基板；在该基板上制造栅极电极；在该基板中制造多个非晶化区域，并且使其位于该栅极电极的两侧；在该基板中，使用第一离子型态制造多个同步注入区域，并且使其位于该栅极电极的两侧 ，上述同步注入区域的深度约等于或大于上述非晶化区域的深度，并且上述同步注入区域与上述非晶化区域部分重叠；在每一个上述同步注入区域中，使用第二离子型态制造第一注入区域；在邻接该栅极电极处制造一个或多个间隙壁；在每一个上 述同步注入区域中，使用第二离子型态制造一个或多个第二注入区域；以及在上述制造第二注入区域的步骤之后，至少部分地将上述非晶化区域再结晶。

【技术特征摘要】
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【专利技术属性】
技术研发人员：陈建豪，聂俊峰，李资良，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]