形成金属氧化物半导体晶体管的方法技术

一种形成金属氧化物半导体晶体管的方法，是先提供一基底，再于基底上形成一个金属氧化物半导体晶体管。接着，进行一道自行对准金属硅化工艺，之后对基底进行一道红外线处理，以修补前述基底中的损伤。由于上述方法能够修补前述基底中的损伤，所以可有效降低金属氧化物半导体晶体管的结漏电，进而提升良率。

【技术实现步骤摘要】

本专利技术涉及一种形成半导体元件的方法，尤其涉及一种形成金属氧化物半导体(MOS)的方法，以有效改善晶体管结漏电(junction leakage)的问题。
技术介绍
随着半导体工艺进入深亚微米时代，因为提升NMOS和PMOS驱动电流将会大为改善晶体管元件的时间延迟功效(time-delay performance)，因此65nm以下的工艺对于NMOS和PMOS的驱动电流(drive current)提升的需求已经日趋重要。举例来说，传统上有针对发展ILD低介电常数(low k)材料来提升驱动电流的研究。而近年来，国内外已经开始研究浅沟槽隔离结构(STI)氧化层、多晶硅顶盖(Poly-Cap)的氮化硅(SiN)压缩或抗张结构(stressor)及接触窗氮化硅中止层(SiN contact etching stopper layer，缩写为SiN CESL)的膜层应力(filmstress)对晶体管元件的驱动电流的影响。所得到的结果是，将STI氧化物、多晶硅顶盖的氮化硅压缩或抗张结构与接触窗氮化硅中止层膜层应力沉积成压缩或张应力(tensile stress)。而且膜层越抗张力，则NMOS驱动电流增加地越多；相对地，膜层越压缩，则PMOS驱动电流增加地越多。另外对于降低晶体管元件的漏电流的需求也相当重要。近来国内外的一些专家趋向于思考如何修补晶体管的缺陷，以减少漏电路径(leakage path)。因此如何有效提升高张力或高压缩接触窗氮化硅中止层膜层的应力，同时降低晶体管电流结漏电已成为目前改善晶体管效能的要点之一。
技术实现思路
本专利技术的目的是提供一种，以提升元件的驱动电流并改善晶体管的结漏电。本专利技术的又一目的是提供一种，以修补晶片表面的损伤，如此可大幅改善晶体管的结漏电，进而提升良率。本专利技术提出一种，包括先提供一个基底，再于基底上形成一个金属氧化物半导体晶体管。之后，于基底上沉积一接触窗蚀刻中止层(contact etching stopper layer，CESL)，以覆盖上述金属氧化物半导体晶体管。然后，对接触窗蚀刻中止层进行一道紫外线固化程序(UV curing)，同时对基底进行一道红外线(infrared radiation，IR)处理。依照本专利技术的一个实施例所述的，其中红外线处理的功率密度是在0.7～14.1W/cm2之间；优选是在1.4～7.0W/cm2之间。依照本专利技术的一个实施例所述的，其中紫外线固化程序的温度在摄氏150度至摄氏700度之间、时间在10秒至60分钟之间、UV光波长包含100nm～400nm波长区间。依照本专利技术的一个实施例所述的，其中于基底上形成金属氧化物半导体晶体管的步骤后，还可包括进行自行对准金属硅化工艺(self-aligned metal silicidation process)的步骤，以于金属氧化物半导体晶体管的栅极与源极、漏极表面形成一层自行对准金属硅化层(metal salicide layer)。依照本专利技术的一个实施例所述的，其中于基底上沉积前述接触窗蚀刻中止层的方法包括利用化学气相沉积工艺于基底上沉积一层氮化硅层。而接触窗蚀刻中止层可以是压缩介电层(compressive dielectric film)或张力介电层(tensile dielectric film)。本专利技术另提出一种，包括提供一基底，再于基底上形成一个金属氧化物半导体晶体管。接着，进行一道自行对准金属硅化工艺，之后对基底进行一道红外线(IR)处理，以修补前述基底中的损伤(damage)。依照本专利技术的另一个实施例所述的，其中红外线处理的功率密度是在0.7～14.1W/cm2之间；优选是在1.4～7.0W/cm2之间。依照本专利技术的另一个实施例所述的，其中对基底进行红外线(IR)处理之后还可以在前述基底上沉积一接触窗蚀刻中止层，以覆盖金属氧化物半导体晶体管。其中于该基底上沉积该接触窗蚀刻中止层的方法包括利用化学气相沉积工艺于该基底上沉积一氮化硅层。依照本专利技术的另一个实施例所述的，其中当前述金属氧化物半导体晶体管是PMOS，则接触窗蚀刻中止层是一层压缩介电层(compressive dielectric film)。依照本专利技术的另一个实施例所述的，其中当前述金属氧化物半导体晶体管是NMOS，则接触窗蚀刻中止层为一层张力介电层(tensile dielectric film)。本专利技术因为在对改善元件应力的接触窗蚀刻中止层(CESL)进行紫外线固化程序时，同时加上一道红外线处理(IR treatment)，因而产生对基底表面做热处理的效果，以修补因注入工艺(implantation process)所造成的损伤。此外，本专利技术亦可于自行对准金属硅化工艺后对晶片表面做红外线处理，不但能达到修补基底损伤的目的，又不因为其温度不大于摄氏400度，而不会影响硅化镍(NiSi)工艺，如此可大幅改善晶体管的结漏电，进而提升良率。为让本专利技术的上述和其它目的、特征和优点能更明显易懂，以下配合附图以及优选实施例，以更详细地说明本专利技术。附图说明图1A至图1D是依照本专利技术的第一实施例的一种形成金属氧化物半导体晶体管的工艺剖面示意图；图2A至图2D是依照本专利技术的第二实施例的一种形成金属氧化物半导体晶体管的工艺剖面示意图；图3是依照本专利技术的方法所得到的NMOS与传统上未经红外线(IR)处理过的NMOS在JLeak方面的比较图；图4是依照本专利技术的方法所得到的PMOS与传统上未经红外线(IR)处理过的PMOS在JLeak方面的比较图；图5是依照本专利技术的方法所得到的NMOS与传统上未经紫外线固化程序(UV curing)与红外线(IR)处理过的NMOS在JD方面的比较图。简单符号说明100、200基底102、202隔离结构104、204栅极结构 104a栅介电层104b栅极104c间隙壁106、206源极与漏极108、208源极与漏极延伸区110、210金属硅化物层112接触窗蚀刻中止层114紫外线固化程序116、212红外线(IR)处理A、C、E代表依照本专利技术的金属氧化物半导体晶体管的方块B、D、F代表传统金属氧化物半导体晶体管的方块具体实施方式本专利技术的概念是在利用传统上尽量避免的红外线(infrared radiation，IR)来处理形成有金属氧化物半导体晶体管的基底，以大幅改善晶体管的结漏电，进而提升良率。以下举数个实施例来作为本专利技术的范例说明，但本专利技术并不局限于下面实施例所描述的内容。第一实施例图1A至图1D是依照本专利技术的第一实施例的一种形成金属氧化物半导体晶体管的制造流程剖面示意图。请参照图1A，先提供一个基底100，且假设其可通过数个隔离结构102分为PMOS区与NMOS区。然后，在基底100上形成一个金属氧化物半导体晶体管。其中，基底100例如是硅基的基底(silicon based substrate)；而分开PMOS区与NMOS区的隔离结构102一般是浅沟槽隔离结构(shallowtrench isolation，STI)，其材料例如是氧化硅。而金属氧化物半导体晶体管的形成方法可依照元件的尺寸以及工艺的不同而有不一样的作法；举例来说，可先在隔离结构102之间的基底100上形成栅极结构104，而这个本文档来自技高网...

【技术保护点】
一种形成金属氧化物半导体晶体管的方法，包括：提供基底；于该基底上形成金属氧化物半导体晶体管；于该基底上沉积接触窗蚀刻中止层，以覆盖该金属氧化物半导体晶体管；以及对该接触窗蚀刻中止层进行紫外线固化程序，同时对该 基底进行红外线处理。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈能国，邹世芳，蔡腾群，黄建中，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]