自动对准凹入式栅极金氧半导体晶体管元件的制作方法技术

本发明专利技术提供一种凹入式栅极ＭＯＳ晶体管元件的制作方法。首先提供半导体基底，其具有存储器阵列区，其中该半导体基底具有主表面，且在该主表面上形成有垫氧化层以及垫氮化硅层。本发明专利技术的特征在于利用形成在沟槽上盖层的侧壁上的对称侧壁子，进行栅极沟槽以及自我对准凹入式栅极晶体管的制作。

【技术实现步骤摘要】

本专利技术有关于一种半导体元件的制作方法，特别是有关于一种沟槽式动态随机存取存储器(Dynamic Random Access Memory，简称为DRAM)的凹入式栅极(recessed-gate)金氧半导体(Metal-Oxide-Semiconductor，简称为MOS)晶体管元件的制作方法。
技术介绍
随着元件设计的尺寸不断缩小，晶体管栅极沟道长度(gate channel length)缩短所引发的短沟道效应(short channel effect)已成为半导体元件进一步提升集成度的障碍。过去已有人提出避免发生短沟道效应的方法，例如，减少栅极氧化层的厚度或是增加掺杂浓度等，然而，这些方法却可能同时造成元件可靠度的下降或是数据传送速度变慢等问题，并不适合实际应用在工艺上。为解决这些问题，该领域现已发展出并逐渐采用一种所谓的凹入式栅极(recessed-gate)的MOS晶体管元件设计，藉以提升如动态随机存取存储器(DRAM)等集成电路的集成度。相较于传统水平置放式MOS晶体管的源极、栅极与漏极，所谓的凹入式栅极MOS晶体管将栅极与漏极、源极制作于预先蚀刻在半导体基底中的沟槽中，并且将栅极沟道区域设置在该沟槽的底部，以形成凹入式沟道(recessed-channel)，藉此降低MOS晶体管的横向面积，以提升半导体元件的集成度。然而，前述制作凹入式栅极(recessed-gate)MOS晶体管的方法仍有诸多缺点，尤待进一步的改善与改进。举例来说，凹入式栅极MOS晶体管的栅极沟槽利用微影工艺与干蚀刻工艺形成在半导体基底中，而微影工艺的偏差与形成沟槽的干蚀刻工艺并无法确保每个栅极沟槽的深浅都完全相同，因而可能造成每个晶体管的沟道的长短并不完全一致，产生晶体管元件其临界电压(threshold voltage)的控制问题。
技术实现思路
因此，本专利技术的主要目的即在提供一种形成沟槽式动态随机存取存储器的凹入式栅极晶体管的方法，以解决前述习知技艺的问题。根据本专利技术的优选实施例，本专利技术提供一种自动对准凹入式栅极MOS晶体管元件的制作方法，至少包含有以下的步骤提供半导体基底，其中该半导体基底具有主表面；于该半导体基底的存储器阵列区域中形成多个沟槽电容，其中各该多个沟槽电容上皆有沟槽上盖层，凸出该主表面；于该半导体基底上沉积氮化硅层，使其覆盖该沟槽上盖层的上表面以及侧壁；于该氮化硅层上沉积多晶硅侧壁子层；各向异性蚀刻该多晶硅侧壁子层，以于该沟槽上盖层的侧壁上形成多晶硅侧壁子；氧化该多晶硅侧壁子，形成硅氧侧壁子；利用该硅氧侧壁子作为一蚀刻硬掩模，蚀刻该氮化硅层以及该半导体基底，自动对准形成栅极沟槽；于该栅极沟槽的侧壁以及底部上形成栅极介电层；以及于该栅极介电层上形成栅极材料层，并使其填满该栅极沟槽。为了使本领域普通技术人员能更进一步了解本专利技术的特征及
技术实现思路
，请参阅以下有关本专利技术的详细说明与附图。然而所附图式仅供参考与辅助说明用，并非用来对本专利技术加以限制者。附图说明图1绘示了本专利技术优选实施例存储器阵列区域中的沟槽电容布局的上视示意图。图2至图16绘示了本专利技术优选实施例凹入式栅极MOS晶体管元件的制作方法的剖面示意图。主要元件符号说明10半导体基底 11主表面12沟槽电容结构18沟槽上盖层 24侧壁电容介电层 26掺杂多晶硅层34牺牲氧化层 36氮化硅层38多晶硅层 40斜角度离子注入工艺42多晶硅侧壁子 44多晶硅侧壁子54硅氧侧壁子 60栅极沟槽62氧化层 72栅极介电层74多晶硅层 80凹陷区域86硅氧盖层 88硅氧侧壁子102存储器阵列区域具体实施方式请参阅图1至图16，其中图1绘示的是本专利技术优选实施例存储器阵列区域中的沟槽电容布局的上视示意图；图2至图16绘示的是本专利技术优选实施例凹入式栅极MOS晶体管元件的制作方法的剖面示意图。首先，如图1以及图2所示，在存储器阵列区域102内的半导体基底10中形成多个沟槽电容结构12，其中，图2中分别显示图1的沟槽电容结构12的I-I’剖面结构以及II-II’剖面结构。如图2所示，沟槽电容结构12包含有侧壁电容介电(sidewall capacitordielectric)层24以及掺杂多晶硅(doped polysilicon)层26，在各沟槽电容结构12上则有沟槽上盖层18，其凸出于半导体基底10的主表面11。沟槽电容结构12以所谓的「单边埋入导电带(Single-Sided Buried Strap，又称为SSBS)」工艺完成，其中掺杂多晶硅层26用来作为沟槽电容结构12的上电极。沟槽电容结构12的制作方法为习知技艺，因此其详细制作过程不再赘述。此外，为了简化说明，沟槽电容结构12的埋入式电容下电极(buried plate)并未特别显示在图中，而仅简要显示沟槽电容结构12的上部构造。前述的「单边埋入导电带」工艺通常包括有以下的步骤将侧壁硅氧介电层以及第二多晶硅层(Poly-2)回蚀刻至第一预定深度，再填入另一第三多晶硅层(Poly-3)，回蚀刻Poly-3至第二预定深度后，在Poly-3上形成不对称的侧壁子，然后蚀刻未被该不对称的侧壁子覆盖的Poly-3以及Poly-2至第三预定深度。如图3所示，在半导体基底10的表面11上形成牺牲氧化层34，其厚度约为50至150埃之间。接下来，可以接着进行离子阱的离子注入工艺，在半导体基底10的表面11上形成N型或者P型离子井。如图4所示，在半导体基底10上沉积氮化硅层36，使其均匀地覆盖在沟槽上盖层18的表面以及牺牲氧化层34上。根据本专利技术的优选实施例，氮化硅层36可以是利用化学气相沉积(Chemical Vapor Deposition，又称为CVD)工艺，例如高密度等离子化学气相沉积(High-Density Plasma CVD，又称为HDPCVD)工艺所沉积者。如图5所示，进行化学气相沉积工艺，例如低压化学气相沉积工艺或者等离子增强化学气相沉积工艺等，在半导体基底10上沉积多晶硅层38，使其覆盖在氮化硅层36上。根据本专利技术的优选实施例，多晶硅层38的厚度约为200至500埃，例如300埃左右。如图6所示，进行斜角度离子注入工艺40，将BF2等杂质注入沟槽上盖层18相对应的两侧侧壁上的多晶硅层38中。根据本专利技术的优选实施例，的离子注入角度θ应该尽量倾斜，但优选为大于32度。如图7所示，先进行各向异性干蚀刻工艺，蚀刻多晶硅层38，在沟槽上盖层18的侧壁上形成环绕着沟槽上盖层18的多晶硅侧壁子42，并且暴露出氮化硅层36。接着，如图8所示，进行选择性多晶硅蚀刻工艺，将未注入BF2离子的多晶硅去除，以在沟槽上盖层18的侧壁上形成对称的多晶硅侧壁子44。如图9所示，接着，进行氧化工艺，将形成在沟槽上盖层18侧壁上的多晶硅侧壁子44氧化成硅氧侧壁子54，而多晶硅侧壁子44氧化成硅氧侧壁子54之后，体积膨胀为原本的1.4至1.8倍。如图10所示，接着，行各向异性干蚀刻工艺，利用硅氧侧壁子54以及沟槽上盖层18作为蚀刻硬掩模，蚀刻氮化硅层36、牺牲氧化层34以及半导体基底10至预定深度，形成栅极沟槽60。如图11所示，然后，在栅极沟槽60的表面形成氧化层62。根据本专利技术的优选实施例，氧化层62可以是利本文档来自技高网...

【技术保护点】
一种自动对准凹入式栅极ＭＯＳ晶体管元件的制作方法，包含有：提供半导体基底，其中该半导体基底具有主表面；于该半导体基底中形成多个沟槽电容，其中各该多个沟槽电容上皆有沟槽上盖层，凸出该主表面；于该半导体基底上沉积氮化硅层 ，使其覆盖该沟槽上盖层的上表面以及侧壁；于该氮化硅层上沉积多晶硅层；各向异性蚀刻该多晶硅层，以于该沟槽上盖层的侧壁上形成多晶硅侧壁子；氧化该多晶硅侧壁子，形成硅氧侧壁子；利用该硅氧侧壁子作为蚀刻硬掩模，蚀刻该 氮化硅层以及该半导体基底，形成栅极沟槽；于该栅极沟槽的侧壁以及底部上形成栅极介电层；以及于该栅极介电层上形成栅极材料层，并使其填满该栅极沟槽。

【技术特征摘要】

【专利技术属性】
技术研发人员：李友弼，林瑄智，何家铭，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]