一种半导体器件，包括：存储器元件，该存储器元件被设置在半导体衬底上并在其中记录信息；端子，该端子用于输入用以向存储器元件记录信息的第一电压和低于第一电压的、用以从存储器元件中读出信息的第二电压；以及静电放电保护电路，该静电放电保护电路连接到端子。所述静电放电保护电路包括其阴极连接到第一端子且其阳极连接到地电位的二极管，以及其漏极和栅极连接到该端子且源极和背栅连接到地电位的第一ＭＯＳ晶体管。
【技术实现步骤摘要】
本专利技术涉及具有存储器元件的半导体器件，具体地涉及其中为在存储器元件中记录和写入信息而对端子提供静电放电保护电路的半导体器件。
技术介绍
通常，已经逐渐开发了其中在半导体衬底上设置存储器元件的半导体器件。存在着存储器元件的各种应用，除了它们被用在用于液体排出的半导体器件中。存储器元件被用于记录半导体器件中液体排出性质的温度相关性或液体的残留量。在其中不需要大量的位并且进行一次写入的应用中，由于制造工艺简单而使用熔丝ROM(参见日本专利申请特许公开2000-343721)。在使用熔丝ROM时，静电放电保护电路防止由于静电而向输入/输出端子施加高压的导致的静电击穿(例如，日本专利申请特许公开S62-152155(1987))。在日本专利申请特许公开2000-343721的专利技术中，在写入熔丝ROM时，熔丝被切断，但是，如果高能量没有在此时瞬间施加到熔丝上，那么切断残余物(cut residue)等产生，从而偶然地导致错误检测。应当允许高电流流动以稳定地切断熔丝，但在这种情形下，为记录/读出信息而施加到端子的电压不可避免地变高。相反，在读出信息时，不必施加很高的电压。具体地，在写入时对端子施加20V至30V的电压，而在读出时施加几伏的电压。在这种配置中，当端子电压变化大时，应当在不允许电流流动的情况下提供作为静电放电保护元件的功能，从而有机会检查设计。本专利技术的目的是提供具有静电放电保护电路的半导体器件，该静电放电保护电路适合于施加大差值电压的情形。
技术实现思路
一种半导体器件，包括存储器元件，该存储器元件被设置在半导体衬底上并在其中记录信息；端子，该端子用于输入用以向存储器元件记录信息的第一电压和低于第一电压的、用以从存储器元件读出信息的第二电压；和静电放电保护电路，该静电放电保护电路被连接到端子。静电放电保护电路包括阴极连接到第一端子且阳极连接到地电位的二极管，以及漏极和栅极连接到该端子且源极和背栅连接到地电位的第一MOS晶体管。本专利技术的液体排出记录头具有包含上述配置的半导体器件。本专利技术的液体排出记录装置具有液体排出记录头。从下文结合附图的描述中将明了本专利技术的其他特征和优点，其中在整个附图中类似的标记字符表示相同或类似的部分。附图说明图1是说明本专利技术的第一实施方式的电路图。图2是说明本专利技术的第一实施方式的截面图。图3是说明本专利技术的第二实施方式的截面图。图4是说明本专利技术的第三实施方式的截面图。图5是说明本专利技术的第五实施方式的电路图。图6说明传统实施方式的电路图。图7说明传统实例的截面图。图8是说明喷墨记录头的详细气体配置的透视图。图9是说明根据本专利技术的实施方式的喷墨记录装置的外观透视图。图10是说明喷墨记录装置的控制电路的配置的框图。图11是解释图10中所示喷墨记录头的另一实施方式的外观透视图。具体实施例方式结合在说明书中并构成说明书一部分的附图说明本专利技术的实施方式，并与说明书一起用于解释本专利技术的原理。为了理解本专利技术，下面解释静电放电保护电路的一个例子。图6是包含存储器元件的半导体器件的截面图。作为存储器元件的一个例子，解释其中要求大电压差用于写入/读出信息的熔丝ROM。然而，本专利技术的应用不限于此，而是适合应用于其中写入和读出之间的电压差大的任何存储器。图6是说明通常的根据箝位二极管系统的熔丝元件的静电放电保护电路(以下称为ESD保护电路)的图。在图6中标记数字ID表示输入/输出端子，D1表示阳极连接到GND线且阴极连接到输入/输出端子ID的二极管元件。标记字符D2表示阳极连接到输入/输出端子且阴极连接到内部施加的电压VIN的二极管元件。标记数字101表示受保护的内部电路，并且它是一个熔丝切断型ROM电路(下文称为熔丝ROM)。VDDID表示在熔丝读出时使用的电源端子，标记字符F1表示熔丝端子，标记字符R1表示用于在熔丝元件F1被切断时用于上拉(pulling up)输入/输出端子ID的电阻器元件。标记字符M1表示在熔丝F被切断时产生经由熔丝F从输入/输出端子ID到GND线的路径的N型功率晶体管。N型功率晶体管M是场效应晶体管，即例如NMOS晶体管或N型DMOS(扩散MOS(defused MOS))。标记数字102表示内部电路，并且它是在内部施加的电压VIN用作电源时控制N型功率晶体管M1的电路。将解释熔丝ROM的工作。在写入时，电压被施加到输入/输出端子ID，使得N型功率晶体管M1导通。结果，在熔丝F1中允许流过高电流，并且熔丝F1被切断。在读出时，电压被施加到电源端子VDDID，使得N型功率晶体管M1导通。在熔丝F1被切断时，输入/输出端子ID的输出变为电源端子VDDID的电压。在熔丝F1未被切断时，来自输入/输出端子ID的输出电压变为GND电平。在图6中所示的熔丝ROM的情形中，在由于静电引起的过大电压被施加到输入/输出端子ID时，允许过大的电流流入熔丝F1，从而存在着错误地切断熔丝F1的可能性。作为对此的对策，插入ESD保护电路。作为ESD保护电路的工作，在过大的负电压被施加到输入/输出端子ID时，电流从GND线经由二极管元件D1而流入输入/输出端子2D。在过大的正电压被施加到输入/输出端子ID时，电流从输入/输出端子ID经由二极管元件D2流入内部施加的电压VIN的端子。即使在由于静电而施加过大的电压时，电流也不会在内部熔丝F1中流动，使得熔丝F1受保护。图7是说明图6中所示的保护电路部分的具体配置的截面图。标记数字201表示P型低密度(下文中描述成P-)半导体衬底，标记数字202表示P-半导体区，标记数字203表示N型低密度(下文中描述成N-)半导体区。它们用作二极管元件D1的阴极。标记数字203A表示N-半导体区，并用作二极管元件D2的阴极。204表示N型高密度(下文中描述成N+)半导体区，标记数字204A表示N+半导体区，205表示P型高密度(描述成P+)半导体区，205A表示P+半导体区。标记数字206表示氧化膜，标记数字207表示层间绝缘膜，标记数字208表示由铝等制成的布线层。图6中的二极管元件D1由将成为阴极的N-半导体区203和将成为阳极的P-半导体区202组成。二极管元件D2由将成为阴极的N+半导体区204A和将成为阳极的P+半导体区205A组成。图7的配置是由通常的CMOS工艺形成的实例。在上述配置的情形下，为了向端子输入高电压，要施加到内部施加的电压VIN的电压应当被设置成比要施加到输入/输出端子ID的电压更高，并且在此电压的附近。在这种情形下，在从熔丝ROM读出时，输入/输出端子ID偶然地变为接近GND电平的数伏。此时，高电压可以被施加到二极管元件D2的两端。然而，如图7所示，二极管元件D2的击穿电压由N-半导体区203A和P+半导体区205A决定。难以提高P+半导体区205A的击穿电压。为了避免这点，应当增加制造P-半导体区202的数目，从而导致工艺成本的增加。即使在为了切断熔丝F1而施加的电压可以被设置在二极管元件D2的击穿电压的范围之内时，输入/输出端子ID的电压也应当比内部施加的电压VIN的电压更低。例如，考虑在内部施加的电压VIN为5伏而熔丝F1的切断电压为4伏时进行设计的情形。由于外部接口等的差异，当内部施加的电压VIN从5伏改变成3伏时，输入/输出本文档来自技高网...
【技术保护点】
一种半导体器件，包括：存储器元件，该存储器元件被设置在半导体衬底上并在其中记录信息；端子，该端子叠加用于向存储器元件记录信息的第一电压和低于第一电压的、用于从存储器元件读出信息的第二电压；静电放电保护电路，其 中，所述静电放电保护电路包括其阴极连接到所述端子且其阳极连接到地电位的二极管，以及其漏极和栅极连接到所述端子且其源极和背栅连接到地电位的第一ＭＯＳ晶体管。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：森井崇，
申请(专利权)人：佳能株式会社，
类型：发明
国别省市：JP[日本]
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