埋入器件层的可控性的改善制造技术

减少在整个芯片上的埋入层厚度的变动。该埋入层厚度的变动的减少是通过首先确定该埋入层的顶部表面及然后确定该埋入层的下表面来实现的。这样就改善了对埋入带变动的控制，由此改善了ＩＣ的性能。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般来说涉及集成电路(ICs)，具体地说，涉及ICs中的埋入层的空间位置的控制。在半导体制造中，在衬底上对绝缘层、半导体层和导电层进行淀积和图形刻蚀，以形成器件结构，诸如晶体管、电容器、或电阻器。然后对这些器件结构进行互连，以实现所需要的电功能，构成IC。使用常规的制造技术，例如，氧化、注入、淀积、硅的外延生长、光刻和刻蚀，来完成各种不同的器件层的制造和图形刻蚀。这些技术在S.M.Sze，“VLSITechnology(超大规模集成电路工艺技术)”，第2版，New York，McGraw-Hill，1988，中作了描述，本专利中引用了该书，作为参考。因为对速度更快和集成度更高的ICs的需求在增加，故控制埋入器件层的空间位置的能力变得更重要。例如，埋入带(buried strap)用于将晶体管连接到电容器上，以形成动态随机存取存储器(DRAM)单元。根据性能和设计规格，要求最小的埋入带厚度。用于形成埋入带的常规的技术至少包括3个刻蚀工艺。第1个刻蚀工艺使多晶态(poly)充填物和对槽式电容器的上部进行衬垫的套环(collar)形成凹槽。第2个刻蚀工艺再使位于多晶态充填物之下的套环形成凹槽，以确定该埋入层的底部。淀积多晶态物质以充填该槽，进行第3个刻蚀工艺使该多晶态物质形成凹槽，以确定该埋入层的顶部。这种技术在埋入带的高度方面产生大的变动，例如，约为+/-50nm。为了保证埋入带的厚度至少为最小的埋入带厚度，该埋入带的厚度至少为最小厚度+|变动|。埋入带厚度依赖于设计的要求。在典型的情况下，该厚度约为100nm，这意味着在埋入带厚度中的变动为100-200nm的情况下，最小厚度为150nm。因为在整个IC上的埋入带厚度的这样大的变动对器件性能造成不利影响，因此是不希望有的。另外，这样一种大的变动需要较厚的埋入带，增加了工艺上的困难。例如，希望使浅槽隔离(STI)的深度尽可能浅。但是，较厚的埋入带导致埋入带在衬底表面之下较深，这就需要较深的STI。从以上的讨论可知，希望有在厚度方面变动较小的经过改善的埋入带。本专利技术涉及经过改善的埋入层的形成。该埋入层在槽式电容器中起到埋入带的作用。按照本专利技术的一个实施例，在衬底中设置槽式电容器，该电容器具有对槽的上部进行衬垫的介质套环，该套环将衬底与槽中的诸如掺杂多晶态物质的半导体材料分离开来。使该半导体材料形成凹陷部分，有效地确定埋入带的顶部。在该半导体材料的顶部表面之下使该套环形成凹陷部分，以便形成包围该半导体材料的凹陷区。该凹陷区的底部表面确定该埋入带的底部。淀积衬垫材料，使其充填该凹陷区，在一个实施例中，该衬垫材料包括硅。从衬垫除去多余的材料，留下被充填到该埋入带的顶部表面的凹陷区。附图说明图1示出一个DRAM单元；以及图2a-f示出本专利技术的一个实施例。本专利技术涉及埋入层的经过改善的空间控制。为了说明起见，将从DRAM单元的角度来描述本专利技术。但是，本专利技术的范围较宽，一般来说可延伸到ICs的制造。该ICs包括例如各种类型的存储电路，诸如，DRAMs、同步型DRAMs(SDRAMs)、静态RAMs(SRAMs)、或只读存储器(ROMs)。另外，该ICs可包括逻辑器件，诸如可编程的逻辑阵列(PLAs)、专用ICs(ASICs)、埋入DRAM-逻辑ICs(埋置DRAMs)、或任何其它的电路器件。在典型的情况下，在一个诸如硅片的衬底上并行地制造多个ICs。在进行了工艺处理后，对该晶片进行划片，以便将ICs分离成多个单个芯片。然后将该芯片封装于最终的产品内，将其用于例如消费产品，诸如计算机系统、蜂窝电话、个人数字助理(PDAs)、和其它电子产品。参照图1，示出了槽式电容器DRAM单元。这种DRAM单元例如在Nesbit等著的“带有自对准埋入带(BEST)的0.6μm2256Mb的槽式DRAM单元”，IEDM 93-627，中作了描述，本专利中引用了该文，作为参考。如所示出的那样，该DRAM单元包括在衬底101中形成的槽式电容器160。在典型情况下，该槽由用n型掺杂剂进行重掺杂的多晶硅(poly)161进行充填。该多晶硅起到该电容器的一个电极的作用，被称为“存储节点”。用n型掺杂剂掺杂的埋入板165包围该槽的下部。该埋入板起到该电容器的第2个电极的作用。对该槽的上部内的内侧壁进行衬垫的是套环168，该套环168用于减少围绕该深槽的垂直寄生漏电流。在典型情况下，该套环约1nm深。在该槽的下部，节点介质163将该电容器的两个极板分离开。设置包括n型掺杂剂的埋入阱170，使其在阵列中连接DRAM单元的埋入板。p阱173在该埋入阱之上。该p阱起到减少垂直漏电流的作用。该DRAM单元还包括晶体管110。该晶体管包括栅112和由n型掺杂剂组成的扩散区113和114。该扩散区被称为源和漏。根据晶体管的工作情况来指定源和漏。通过被称为“节点扩散”的扩散区125来实现晶体管到电容器的连接。栅，也被称为“字线”，一般包括多晶硅层366和氮化物层368。在另一种方式下，层357是多晶硅硅化物(polycide)层，它在多晶硅层上包括硅化物，诸如硅化钼(MoSix)、硅化钽(TaSix)、硅化钨(WSix)、硅化钛(TiSix)、或硅化钴(CoSix)，以减少字线电阻。在一个实施例中，多晶硅硅化物层在多晶硅上包括WSix。氮化物衬垫369覆盖栅叠层和衬底。氮化物层368和氮化物衬垫起到对于其后的工艺的刻蚀或抛光中止层的作用。设置浅的槽隔离(STI)180，以便将DRAM单元与其它单元或器件隔离开来。如所示出的那样，在槽上形成字线120，并由该STI从该处将其隔离开来。将字线120称为“通过字线”。将这种结构称为折叠位线结构。其它的结构，诸如开放或开放-折叠位线结构、或单元设计，也是有用的。在该字线上形成层间介质层189。在该层间介质层上形成代表位线的导电层。在该层间介质层中设置位线接触开口186，以便使源113与位线190接触。对多个这种单元进行排列，以便形成存储器IC的阵列。通过字线和位线对该单元阵列进行互连。通过激活单元的相应的字线和位线来实现对单元的访问(access)。参照图2a，图中示出一个IC的剖面图。该IC包含例如由硅组成的衬底。其它半导体衬底，诸如在绝缘体上的硅或外延层，也是有用的。衬底200具有在其上形成的衬垫叠层(pad stack)211。该衬垫叠层包括各种层，这些层起到便于进行IC的工艺处理的作用。在典型情况下，该衬垫叠层包括例如由热氧化形成的衬垫氧化层212。在该衬垫氧化层上是衬垫刻蚀中止层211。该衬垫刻蚀中止层包括下述的材料，其它的器件层可被有选择地刻蚀或抛光，直到该材料处，由此可便于进行IC的工艺处理。例如，该刻蚀中止层包括这样一种材料，多晶硅或介质套环可有选择地被除去，从而到达该材料。在一个实施例中，该衬垫中止层包括使用常规的技术形成的氮化硅，上述常规的技术例如包括化学汽相淀积(CVD)工艺，诸如低压化学汽相淀积(LPCVD)工艺或等离子增强化学汽相淀积(PECVD)工艺。其它类型的刻蚀中止层也是有用的。该衬垫叠层可包括一个附加层或多个附加层，诸如用于刻蚀深槽205的硬掩模层(未示出)。在典型情况下，在形成槽之后除去该硬掩模层。该衬底包括一个本文档来自技高网...

【技术保护点】
一种形成埋入层的方法，其特征在于，包括下述步骤：在衬底中设置被半导体材料充填的槽，该槽具有对该槽的上部的侧壁进行衬垫的介质套环，从而在该槽的上部将半导体材料与槽侧壁分离开来；使该半导体材料在衬底的表面之下形成凹陷部分，该凹陷部分确定埋入层的顶部表面；使该套环在该埋入层的顶部表面之下形成凹陷部分，以便形成包围该半导体材料的顶部表面的凹陷区，其中，该凹陷区的底部表面确定该埋入层的下表面；淀积衬垫物，使其充填该凹陷区；以及从对该槽的侧壁和该半导体材料的顶部表面进行衬垫的衬垫物中除去多余的材料，从而留下被衬垫物充填的凹陷区。

【技术特征摘要】
US 1998-3-31 09/0526831.一种形成埋入层的方法，其特征在于，包括下述步骤在衬底中设置被半导体材料充填的槽，该槽具有对该槽的上部的侧壁进行衬垫的介质套环，从而在该槽的上部将半导体材料与槽侧壁分离开来；使该半导体材料在衬底的表面之下形成凹陷部分...

【专利技术属性】
技术研发人员：W贝尔格纳，J阿尔斯梅尔，E哈莫尔，
申请(专利权)人：西门子公司，
类型：发明
国别省市：DE[德国]