半导体集成电路器件制造技术

一种半导体集成电路器件，包含：　　　　方形平面的半导体衬底；　　　　在半导体衬底的主表面上沿半导体衬底一边设置的多个焊点；　　　　在半导体衬底的主表面上对应多个焊点设置的多个输入／输出单元；　　　　在半导体衬底的主表面上比多个输入／输出单元更靠内侧设置的内电路制作区；以及　　　　为内电路制作区供电的内电路电源布线，所述电源布线比多个输入／输出单元更靠内侧设置，　　　　其中多个输入／输出单元分别包含信号单元和内电路的供电单元，　　　　其中多个焊点包含：信号端，分别对应于信号单元设置并与之电连接；内电路供电端，分别对应于供电单元设置并与供电单元和电源布线电连接，以及　　　　其中供电端设在比信号端更靠近电源布线处。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及到半导体集成电路器件，尤其是涉及到一种技术，若将其用于在一个半导体芯片上混合有逻辑运算电路和存储电路的微计算机，该技术是有效的。
技术介绍
已知称作，例如，微计算机的半导体集成电路装置就是半导体集成电路器件。图26是表示常规微计算机的典型平面布置图，图27是图26所示部分的放大典型平面图。如图26所示，常规的微计算机主要由半导体芯片30制成，其平面为方形。内电路制作区2设在半导体芯片30主表面的中间部分。电路块如逻辑运算电路、存储电路等以多种形式设在内电路制作区2中。在内电路制作区2的外侧，与半导体芯片30的各边对应地设置有四个输入/输出单元制作区3。多个压焊点9沿半导体芯片30各边设在四个输入/输出单元制作区3的外侧。如图27所示，多个输入/输出单元4沿半导体芯片30的各相应边设在四个输入/输出单元制作区3中。各输入/输出单元4分别配有相应的压焊点9。为内电路制作区2供电的内电路电源布线8a设在内电路制作区2和输入/输出单元4外侧。电源布线8a为环形，它在内电路制作区2外围连续延伸。分别为各输入/输出单元4供电的输入/输出单元电源布线8b设在电源布线8a以外和压焊点9以内。电源布线8b为环形，它在多个输入/输出单元4上连续延伸而环绕着内电路制作区2。多个输入/输出单元4包含信号单元5、内电路供电单元6a、以及输入/输出单元的供电单元6b。多个压焊点9包含信号端10，分别设在相应的信号单元5处并与之电连接；内电路供电端11a，分别设在相应的供电单元6a处，并与供电单元6a和电源布线8a电连接；以及输入/输出单元供电端11b，分别设在相应的供电单元6b处，并与供电单元6b和电源布线8b电连接。同时，在微计算机中，压焊点的数目随其功能的增多和高集成度而增多。在微计算机中，多个压焊点9设在沿半导体芯片的各边处如图26所示，随着压焊点数目的增加，芯片的平面尺寸变大。因此，在日本未审专利公开No.Hei 11(1999)-40754号(下面所示的专利文献1)中公开了一种技术来设计压焊点的布置，使得半导体集成电路器件的尺寸变小。在此专利文献1中描述了一种技术，将多个压焊点沿半导体芯片的各边排列成锯齿状。如同一专利文献中的图4所示以及如图4的描述中段落 所述，“外层和里层的压焊点1a和1b只用于信号，而设在每个缓冲区以内的最里层的压焊点4和5只用于电源和地。因此，由于通常封闭在缓冲区里面作为电源和地的所有区域都可用于信号缓冲区2，半导体芯片的尺寸可减小而与芯片上必须提供的电源和地端的数目无关。而且，连接外层和内层压焊点1a和1b以及缓冲区2的每个布线3的宽度可得到充分保证。”专利文献1日本未审专利公开No.Hei 11(1999)-40754号。本专利技术者作为常规微计算机的讨论结果发现了以下问题。如图27所示，内电路的电源布线8a分别设在输入/输出单元4的内侧。分别为电源布线8a供电的内电路电源端11a，分别设在输入/输出单元4外侧。因此，电源端11a与电源布线8a间的距离变大。当从电源端11a至电源布线8a的距离变大时，电源端11a与电源布线8a连线的布线寄生电阻变大，因而电源系统的特性变坏。因此，要加大连线宽度来减小寄生电阻。每个供电单元6a的宽度也要增大以展宽连接线。当不同宽度的输入/输出单元4混用时，输入/输出单元4的排列间距取决于与最宽的输入/输出单元4的配合。由于信号单元5的供电单元6a的宽度，供电单元6a和供电单元6b变为最宽，输入/输出单元4的排列间距要根据供电单元6a来确定。另一方面，由于压焊点9的设置与输入/输出单元4对应，压焊点9的排列间距要根据输入/输出单元4的排列间距来确定。即，由于压焊点9的排列间距是根据供电单元6a的宽度来确定的，微计算机(半导体集成电路器件)小型化的困难就在于这样的安排，即供电单元6a的宽度变大。
技术实现思路
本专利技术的目的是提供一种技术，能够保持和提高半导体集成电路器件的特性，并减小其尺寸。从本说明书和附图的描述，本专利技术的上述、其他目的和新的特点将变得更为明显。本申请所公开的本专利技术的代表性概述将简要描述如下(1)这里提供的一种半导体集成电路器件，包含方形平面的半导体衬底；在半导体衬底的主表面上沿半导体衬底一边设置的多个焊点；在半导体衬底的主表面上对应多个焊点设置的多个输入/输出单元；在半导体衬底的主表面上比多个输入/输出单元更靠内侧设置的内电路制作区；以及为内电路制作区供电的内电路电源布线，所述电源布线比多个输入/输出单元更靠内侧设置，其中多个输入/输出单元分别包含信号单元和内电路的供电单元，其中多个焊点包含信号端，分别对应于信号单元设置并与之电连接；内电路供电端，分别对应于供电单元设置并与供电单元和电源布线电连接，以及其中供电端设在比信号端更靠近电源布线处。(2)这里还提供的一种半导体集成电路器件，包含方形平面的半导体衬底；在半导体衬底的主表面上沿半导体衬底一边设置的多个焊点；在半导体衬底的主表面上对应多个焊点设置的多个输入/输出单元；在半导体衬底的主表面上比多个输入/输出单元更靠内侧设置的内电路制作区；以及其中，多个焊点分别比多个输入/输出单元外端更靠内侧设置。附图说明图1为表示本专利技术实施方式1所说明的半导体集成电路器件布局的典型平面图；图2为图1所描述部分放大的典型平面图；图3为图2所说明部分放大的典型平面图；图4为图3所示部分放大的典型平面图；图5为说明图4所示信号单元示意结构的框图；图6为说明图4所示内电路供电单元示意结构的框图；图7为表示装在图5所示信号单元中的一个输入/输出电路实例的等效电路图；图8为说明装在图5所示信号单元中的一个保护电路实例的等效电路图；图9为表示图1所示半导体芯片示意结构的典型剖面图；图10为说明BGA型半导体器件示意结构的典型平面图，在BGA型半导体器件中建立了本专利技术实施方式1所示的半导体集成电路器件；图11为表示图10所示BGA型半导体器件示意结构的典型剖面图；图12为图11所说明部分放大的典型剖面图；图13为表示本专利技术实施方式2所说明的半导体集成电路器件布局的典型平面图；图14为图13所描述部分放大的典型平面图；图15为表示本专利技术实施方式3所说明的半导体集成电路器件布局的典型平面图；图16为图15所说明部分放大的典型平面图；图17为表示本专利技术实施方式4所说明的半导体集成电路器件布局的典型平面图；图18为描述本专利技术实施方式5所说明的半导体集成电路器件布局的典型平面图；图19为表示本专利技术实施方式6所说明的半导体集成电路器件布局的典型平面图；图20为描述本专利技术实施方式7所说明的半导体集成电路器件布局的典型平面图；图21为说明本专利技术实施方式7所说明的半导体集成电路器件布局的典型平面图；图22为表示BGA型半导体器件示意结构的典型剖面图，在BGA型半导体器件中建立了本专利技术实施方式7所示的半导体集成电路器件；图23为图22所说明部分放大的典型剖面图；图24为一典型的图，表示本专利技术实施方式8所示的BGA型半导体器件中使用的半导体芯片压焊点与电路板背面各端间的连接关系；图25为图24所说明部分的典型放大图；图26为表示常规半导体集成电路器件布局的典型平面图；图27为图26所说明部分放大的典型剖面图。具体实施例方式下面本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体集成电路器件，包含方形平面的半导体衬底；在半导体衬底的主表面上沿半导体衬底一边设置的多个焊点；在半导体衬底的主表面上对应多个焊点设置的多个输入/输出单元；在半导体衬底的主表面上比多个输入/输出单元更靠内侧设置的内电路制作区；以及为内电路制作区供电的内电路电源布线，所述电源布线比多个输入/输出单元更靠内侧设置，其中多个输入/输出单元分别包含信号单元和内电路的供电单元，其中多个焊点包含信号端，分别对应于信号单元设置并与之电连接；内电路供电端，分别对应于供电单元设置并与供电单元和电源布线电连接，以及其中供电端设在比信号端更靠近电源布线处。2.根据权利要求1的半导体集成电路器件，其中供电端比输入/输出单元更靠内侧设置。3.根据权利要求1的半导体集成电路器件，其中供电端被分别设置得与电源布线成平面重叠。4.根据权利要求1的半导体集成电路器件，其中信号端比输入/输出单元更靠外侧设置。5.根据权利要求1的半导体集成电路器件，其中信号端比输入/输出单元外端更靠内侧设置。6.根据权利要求1的半导体集成电路器件，其中电源布线比内电路制作区更靠外侧设置。7.根据权利要求1的半导体集成电路器件，其中，电源布线围绕着内电路制作区延伸。8.根据权利要求1的半导体集成电路器件，其中每个信号单元都包含提供输入/输出电路的逻辑区，和提供保护电路的末级区，以及其中，与末级区相比，逻辑区设在更靠近半导体衬底的一边一侧上。9.一种半导体集成电路器件，包含方形平面的半导体衬底；在半导体衬底的主表面上沿半导体衬底一边设置的多个焊点；在半导体衬底的主表面上对应多个焊点设置的多个输入/输出单元；在半导体衬底的主表面上比多个输入/输出单元更靠内侧设置的内电路制作区；以及为内电路制作区供电的内电路电源布线，所述电源布线比多个输入/输出单元更靠内侧设置，分别为多个输入/输出单元供电的输入/输出单元电源布线，所述电源布线沿半导体衬底的一边延伸，以便与多个输入/输出单元成平面重叠，其中多个输入/输出单元分别包含信号单元、内电路供电单元、以及各个输入/输出单元的供电单元，其中多个焊点分别包含信号端，分别对应于信号单元设置并与之电连接；内电路供电端，分别对应于内电路供电单元设置，并与内电路供电单元和内电路电源布线电连接；以及输入/输出单元供电端，分别对应于输入/输出单元供电单元设置，并与输入/输出单元的供电单元和输入/输出单元电源布线电连接，以及其中内电路供电端设在比信号端更靠近内电路电源布线处。10.根据权利要求9的半导体集成电路器件，其中内电路的供电端分别比输入/输出单元更靠内侧设置。11.根据权利要求9的半导体集成电路器件，其中内电路的供电端被分别设置得与内电路电源布线成平面重叠。12.根据权利要求9的半导体集成电路器件，其中输入/输出单元的信号端和供电端分别比输入/输出单元更靠外侧设置。13.根据权利要求9的半导体集成电路器件，其中信号端被分别设置得与输入/输...

【专利技术属性】
技术研发人员：小西聪，片桐光昭，柳泽一正，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：