半导体器件制造技术

本发明专利技术提供一种半导体器件及其制造方法，在该半导体器件中，衬底设置有第一布线层１１１、第一布线层１１１上的层间绝缘膜１３２、形成于层间绝缘膜中的孔１１２Ａ、覆盖孔１１２Ａ的第一金属层１１２、形成于孔１１２Ａ内的第二金属层１１３、第一金属层１１２上的电介质绝缘膜１３５、以及电介质绝缘膜１３５上的第二布线层１１４－１１６，其中，第一金属层１１２构成下电极的至少一部分，第二布线层１１４－１１６面向下电极的区域构成上电极，并由下电极、电介质绝缘膜１３５和上电极Ｐ１构成电容器１６０。

【技术实现步骤摘要】

本专利技术涉及一种具有MIM(金属-绝缘体-金属)结构的半导体器件。
技术介绍
在用于移动通信等领域的高频模拟集成电路中，除高速运行的有源元件(晶体管元件(器件)等)之外，还需要无源元件，例如电阻(电阻器)、电容(电容器)以及电感器。于是，就要求这些电路降低寄生电阻和寄生电容，以提高运行速度并降低功耗。在这些元件中，电容元件涉及使用MIM(金属-绝缘体-金属)元件，MIM元件与传统的MOS型电容元件相比，能够更大程度地降低寄生电阻量和寄生电容量(例如参见以下给出的专利文献1)。此外，从降低寄生电容和实现元件(器件)高速运行的角度看，发现铜(Cu)等金属布线适用于集成电路(参见以下给出的专利文献2)日本特开2001-237375日本特开2003-264235日本特开2004-63990
技术实现思路
上述技术给出将MIM结构和Cu布线组合到半导体器件中的启示。但在结构方面有可能没有充分考虑降低寄生电阻和寄生电容。本专利技术的目的是提供一种能够比现有技术进一步降低寄生电阻和寄生电容并提高高频特性的技术。为解决上述问题，本专利技术采用以下方案。即，本专利技术为一种半导体器件，包括第一布线层，形成于衬底上；层间绝缘膜，形成于该第一布线层上；孔，形成于该层间绝缘膜中并在该层间绝缘膜的上表面具有开口；第一金属层，覆盖该孔的内表面；第二金属层，嵌入覆盖有该第一金属层的孔；电介质绝缘膜，形成于该第一金属层上；以及第二布线层，形成于该电介质绝缘膜上，其中，覆盖该孔的内壁表面的第一金属层构成该电介质绝缘膜下层的下电极的至少一部分，该第二布线层面向下电极的区域构成该电介质绝缘膜上层的上电极，并嵌入包括该下电极、该电介质绝缘膜和该上电极的电容器。此外，本专利技术也可以设置作为第一金属层替代物的第三金属层，该第三金属层形成于该层间绝缘膜上并连接至该第一金属层和第二金属层，该第三金属层构成该电介质绝缘膜下层的下电极。根据本专利技术，与现有技术相比可显著提高半导体器件的高频特性。附图说明图1为示出半导体器件的基本结构的实例的视图；图2为示出嵌入镶嵌结构而形成的半导体器件的第二实例的视图；图3为示出基本对准系统的视图；图4A为示出形成层间膜和停止膜并进行图案化以形成金属(Cu)镶嵌布线的工艺的视图(MIM区和正常区)；图4B为示出形成层间膜和停止膜并进行图案化以形成金属(Cu)镶嵌布线的工艺的视图(标记区)；图5A为示出在沟槽内通过溅射及电镀形成金属层(Cu)和阻挡金属膜(Ta)的工艺的视图(MIM区和正常区)；图5B为示出在沟槽内通过溅射及电镀形成金属层(Cu)和阻挡金属膜(Ta)的工艺的视图(标记区)；图6A为示出在镶嵌布线上形成孔的工艺的视图(MIM区和正常区)；图6B为示出在镶嵌布线上形成孔的工艺的视图(标记区)；图7A为示出形成层间绝缘膜132的图案的工艺和去除防扩散膜131的工艺的视图(MIM区和正常区)；图7B为示出形成层间绝缘膜132的图案的工艺和去除防扩散膜131的工艺的视图(标记区)；图8A为示出形成金属层的工艺的视图(MIM区和正常区)；图8B为示出形成金属层的工艺的视图(标记区)；图9A为示出金属层的CMP工艺的视图(MIM区和正常区)；图9B为示出金属层的CMP工艺的视图(标记区)； 图10A为示出形成用作MIM区下电极的图案的工艺的视图(MIM区和正常区)；图10B为示出在形成用作MIM区下电极的图案的工艺中标记区的结构的视图；图11A为示出形成用作MIM区的电容区的电介质绝缘膜135的工艺的视图(MIM区和正常区)；图11B为示出在MIM区的电容区中形成电介质绝缘膜135的工艺中标记区的结构的视图；图12A为示出对用于图案化MIM区的电容区的光致抗蚀剂204进行涂覆、曝光和显影的工艺的视图(MIM区和正常区)；图12B为示出在对用于图案化MIM区的电容区的光致抗蚀剂204进行涂覆、曝光和显影的工艺中标记区的结构的视图；图13A为示出上电极的图案形成工艺的视图(MIM区和正常区)；图13B为示出在上电极的图案形成工艺中标记区的结构的视图；图14A为示出蚀刻阻挡金属膜116、金属层115和阻挡金属膜114的工艺的视图(MIM区和正常区)；图14B为示出蚀刻阻挡金属膜116、金属层115和阻挡金属膜114的工艺的视图(标记区)；图15A为示出形成覆盖结构的工艺的视图(MIM区和正常区)；图15B为示出形成覆盖结构的工艺的视图(标记区)；图15C为示出形成覆盖结构的工艺的视图(修改例)；图16A为关于在本专利技术的第一实施例中说明的工艺中形成的剖面结构的俯视图(MIM区和正常区)；图16B为关于在本专利技术的第一实施例中说明的工艺中形成的剖面结构的俯视图(标记区)；图16C为关于在本专利技术的第一实施例中说明的工艺中形成的剖面结构的俯视图(修改例)；图17A为根据本专利技术第二实施例的半导体器件的MIM区和正常区的剖视图；图17B为根据本专利技术第二实施例的半导体器件的标记区的剖视图； 图18A为根据本专利技术第二实施例的半导体器件的MIM区和正常区的俯视图；图18B为根据本专利技术第二实施例的半导体器件的标记区的俯视图；图19为示出孔的剖面形状为长度在纵向和横向不同的矩形的修改例的视图；图20为示出镶嵌布线区的宽度扩大的修改例的视图；图21为示出增加孔数目的修改例的视图；图22为示出组合槽孔(grooved hole)和矩形孔的修改例的视图，其中槽孔的剖面形状在纵向和横向的长度不同，矩形孔基本类似于普通正方形；图23为镶嵌布线区的宽度扩大并且孔的剖面形状为长度在纵向和横向不同的矩形的修改例；图24为示出半导体器件的剖视图，在该半导体器件中，从MIM结构的下电极通向镶嵌布线的孔未设置于上电极P1的下方；图25为示出半导体器件的俯视图，在该半导体器件中，从MIM结构的下电极通向镶嵌布线的孔未设置于上电极P1的下方；图26为示出孔的剖面形状为长度在纵向和横向不同的矩形的修改例的视图；图27为示出半导体器件的剖视图，在该半导体器件中叠置多个电介质绝缘层；图28为示出半导体器件的剖视图，在该半导体器件中电介质绝缘层的边缘与上电极的边缘局部对准；图29为示出利用虚设(dummy)绝缘层制造半导体器件的工艺的剖视图(1)；图30为示出利用虚设绝缘层制造半导体器件的工艺的剖视图(2)；图31为示出利用虚设绝缘层制造半导体器件的工艺的剖视图(3)；图32为示出利用虚设绝缘层制造半导体器件的工艺的剖视图(4)；图33为示出利用虚设绝缘层制造半导体器件的工艺的剖视图(5)；图34为示出在辅助金属层上形成抗蚀图的工艺的剖视图；图35为示出通过利用等离子体化学气相沉积(CVD)方法形成电介质绝缘膜的工艺的剖视图； 图36为示出在电介质绝缘层上涂覆、曝光和显影光致抗蚀剂的工艺的剖视图；图37为示出在由阻挡金属、金属层和阻挡金属构成的铝布线上涂覆、曝光和显影光致抗蚀剂的工艺的剖视图；图38为示出蚀刻铝布线的工艺的剖视图；图39为示出蚀刻电介质绝缘膜的工艺的剖视图；图40为示出通过去除层间绝缘膜上的胶层(glue layer)形成辅助金属层的制造半导体器件的工艺的剖视图(1)；图41为示出通过去除层间绝缘膜上的胶层形成辅助金属层的制造半导体器件的工艺的剖视图(2)；图42本文档来自技高网...

【技术保护点】
一种半导体器件，包括：第一布线层，形成于半导体衬底上；层间绝缘膜，形成于该第一布线层上；孔，形成于该层间绝缘膜中并在该层间绝缘膜的上表面具有开口；第一金属层，覆盖该孔的内表面；第二金属层，嵌入覆盖有第 一金属层的孔；电介质绝缘膜，形成于该第一金属层上；以及第二布线层，形成于该电介质绝缘膜上，其中，嵌入具有下电极和上电极的电容器，该下电极包括覆盖孔的内壁表面的第一金属层，而该上电极包括该第二布线层的面向该下电极的区域 。

【技术特征摘要】
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【专利技术属性】
技术研发人员：渡边健一，
申请(专利权)人：富士通微电子株式会社，
类型：发明
国别省市：JP[日本]