半导体制造工艺中去除栅上硬掩模的方法技术

本发明专利技术提供一种半导体制造工艺中去除栅上硬掩模的方法，其执行如下。首先，形成具有硬掩模的第一栅及第二栅于半导体基板上，其中该第二栅大于第一栅。第一栅及第二栅可结合ＳｉＧｅ源极和漏极区而形成ｐ型晶体管。其次，沉积光致抗蚀剂层，且于第二栅的硬掩模上形成光致抗蚀剂层的开口。接着，利用回蚀完全清除第一栅和第二栅上的光致抗蚀剂层。因为无光致抗蚀剂残余，第一和第二栅上的硬掩模可随后完全清除。利用本发明专利技术，不存在硬掩模残余，因此可有效解决较高的接触洞阻值或Ｒｃ开路等问题，且可增加接触洞蚀刻的工艺窗；而且因为光致抗蚀剂层的沉积和形成开口的曝光可于同一光刻机台完成，因此相较于传统方法具有成本优势。

【技术实现步骤摘要】

本专利技术涉及一种半导体制造工艺，特别涉及半导体制造工艺中去除栅上 硬掩模的方法。
技术介绍
SiGe是硅和锗的化合物。这种材料常用于集成电路制造。其用于制作异 质接合双极晶体管(heterojunction bipolar transistor)或作为CMOS晶体管的应 变引致层。此相对为新的技术制作对于混合信号电路及模拟IC设计提供令 人关注的机会。如图1所示， 一个小的PMOS晶体管的多晶硅栅12及一个大的PMOS 晶体管的多晶硅栅14形成于一硅基板10上。此外， 一小的NMOS晶体管的 多晶硅栅16和一个大的NMOS晶体管的多晶硅栅18亦形成于该硅基板10 上。氧化物硬掩模20形成于多晶硅栅12、 14、 16及18上以定义多晶硅栅 12、 14、 16及18的区域。 一厚度约40埃的氧化硅层22(例如四乙氧基硅 (TEOS)层)及一厚度约250埃的氮化硅层24随后形成。氧化硅层22的作用 如作为缓冲层以减少可能产生于氮化硅层24和栅12、 14、 16或18间的应 力。如图2所示，图l所示的半导体结构进行非等向性蚀刻以形成包含多晶 硅栅12、 14、 16或18及其上的氧化物硬掩模20的栅结构旁的氮化物间隙 壁(spacer)26。接着，禾U用图3所示的光刻及后续的蚀刻制造工艺于栅12及 14旁形成凹部28。如图4所示，利用外延(epi)技术于凹部28处形成SiGe 块30，之后氮化物间隙壁26利用磷酸溶液去除。SiGe块30是作为PMOS 晶体管的源极(source)及漏极(drain)。因为多晶硅栅12、 14、 16和18受到氮 化物间隙壁26保护，故在前述SiGe外延制造工艺中于多晶硅栅12、 14、 16 和18表面不会形成SiGe。于图5和图6中，沉积光致抗蚀剂层32并接着进 行回蚀。依据光致抗蚀剂沉积的特性，光致抗蚀剂层32于覆盖大多晶硅栅 14和18处形成明显的凸出。因为处于栅14和18处的凸出及负荷效应 (Loading effect),亦即光致抗蚀剂于大面积区域的负荷效应，多晶硅栅14和 18的氧化物硬掩模20上的光致抗蚀剂可能无法完全清除。因此，光致抗蚀 剂残余34可能发生于多晶硅栅14和18的硬掩模20上。图7中，利用干蚀 刻或湿蚀刻去除氧化物硬掩模20。因为于去除氧化物硬掩模20的工艺中， 光致抗蚀剂残余34实质上如同掩模，使得氧化物硬掩模20于相应位置难以 完全去除，而硬掩模残余36很可能形成于多晶硅栅14和18上。如此一来，硬掩模层的残余将显著降低接触洞蚀刻(Contact etching)的工 艺窗(Process window),而可能产生高接触洞阻值甚至Rc开路(接触洞阻值无 限大)的问题。
技术实现思路
本专利技术提供一种半导体制造工艺(例如相关于SiGe源极和漏极结构的制 造工艺)中移除栅上硬掩模的方法，以消除栅(特别是大区域的栅)上的硬掩模 残余，从而增加接触洞蚀刻的工艺窗及解决高接触洞阻值的问题。根据本专利技术的实施例， 一种执 行如下。首先，形成具有硬掩模的第一栅及第二栅于半导体基板上，其中该 第二栅大于第一栅。 一实施例中，第一栅及第二栅结合SiGe源极和漏极区 域而形成p型晶体管。其次，沉积光致抗蚀剂层，且于第二栅的硬掩模上形 成光致抗蚀剂层的开口。接着，利用回蚀完全清除第一和第二栅上的光致抗 蚀剂层。因为无光致抗蚀剂残余，第一和第二栅上的硬掩模可随后完全清除。根据本专利技术的一个方案，提供一种半导体制造工艺中去除栅上硬掩模的 方法，包含以下步骤在半导体基板上形成第一栅及第二栅，其中该第二栅 大于第一栅；在该第一栅及第二栅之上分别形成第一硬掩模及第二硬掩模； 形成光致抗蚀剂层覆盖该半导体基板、第一硬掩模及第二硬掩模，其中该光 致抗蚀剂层有开口暴露该第二硬掩模的一部分；去除该第一硬掩模及第二硬 掩模上的该光致抗蚀剂层；以及去除该第一硬掩模及第二硬掩模。优选地，该第一栅及第二栅结合硅锗源极和漏极而形成p型晶体管。优选地，该第一硬掩模和第二硬掩模由氧化硅制成。优选地，该第一栅及第二栅是多晶硅栅。优选地，该光致抗蚀剂层及该开口是形成于同一光刻机台。优选地，该开口是经曝光形成。根据本专利技术的另 一方案，提供一种半导体制造工艺中去除栅上硬掩模的 方法，包含以下步骤形成第一PMOS晶体管，其包含基板上的第一栅及硅锗源极和漏极区；形成第二PMOS晶体管，其包含基板上的第二栅及硅锗源 极和漏极区，其中该第二栅大于第一栅；在该第一栅及第二栅之上分别形成 第一硬掩模及第二硬掩模；形成光致抗蚀剂层覆盖该基板、第一硬掩模及第 二硬掩模，其中该光致抗蚀剂层有开口暴露该第二硬掩模的一部分；去除该 第一硬掩模及第二硬掩模上的该光致抗蚀剂层；以及去除该第一硬掩模及第二硬掩模。优选地，该方法还包含形成第一NMOS晶体管，其包含该基板上的第 三栅；以及形成第二NMOS晶体管，其包含该基板上的第四栅，其中该第四 栅大于第三栅。优选地，该方法还包含在该第三栅及第四栅之上分别形成第三硬掩模及第四硬掩模；形成光致抗蚀剂层覆盖该基板、第三硬掩模及第四硬掩模， 其中该光致抗蚀剂层有开口暴露该第四硬掩模的一部分；以及去除该第三硬 掩模及第四硬掩模上的该光致抗蚀剂层；去除该第三硬掩模及第四硬掩模。优选地，该第一硬掩模及第二硬掩模是由氧化硅制成。优选地，该第一栅及第二栅是多晶硅栅。优选地，该光致抗蚀剂层及该开口是形成于同一光刻机台。优选地，该开口是经曝光形成。因为光致抗蚀剂层的沉积和形成开口的曝光可于同一光刻机台完成，而 可结合为单一制造工艺阶段。据此，本专利技术的方法相较于传统方法具有成本 上的竞争优势。另外，利用本专利技术，硬掩模残余不复存在。因此，较高的接触洞阻值或 Rc开路(接触洞阻值无限大)等问题可被有效解决，且如此可增加接触洞蚀刻 的工艺窗。附图说明为更完整的理解本专利技术及其优点，参考以下结合附图的叙述，其中-图1至图7显示一公知的；以及图8至图11显示本专利技术的。 其中，附图标记说明如下-10硅基板12多晶硅栅14多晶硅栅16多晶娃棚18多晶硅栅20氧化物硬掩模22氧化硅层24氮化硅层26氮化物间隙壁28凹部30SiGe块32光致抗蚀剂层34光致抗蚀剂残余36硬掩模残余50半导体基板60硬掩模层61氧化硅层62第一栅64笛一恤 果一微66第三栅68第四栅70SiGe块72光致抗蚀剂层74开口具体实施方式以下详细讨论该目前较佳实施例的制作和使用。不过，应当理解，本发 明提供许多可应用的专利技术概念，其可在各种各样的具体情况下实施。该讨论 的具体实施例仅说明了制作和使用该专利技术的具体方式，并没有限制本专利技术的 范围。首先，进行如图1至图4所示的制造工艺以形成如图8所示的形成于一 半导体基板50上的半导体结构。该半导体结构包含一第一栅62、 一第二栅 64、 一第三栅66及一第四栅68。第一栅62和第二栅64结合作为源极和漏 极区域的SiGe块70以形成PMOS晶体管。而第三栅66和第四栅68则形成 NMOS晶体管。栅62、 64、 66和68有硬掩模60覆盖其上，而氧化硅层61 形成于栅62、 64、 66和68的侧壁且延伸至邻近的硅基板50表面。栅62、 64、 66和68较佳地由多晶硅制成，而硬掩模60则由氧本文档来自技高网...

【技术保护点】
一种半导体制造工艺中去除栅上硬掩模的方法，包含以下步骤：　在半导体基板上形成第一栅及第二栅，其中该第二栅大于第一栅；　在该第一栅及第二栅之上分别形成第一硬掩模及第二硬掩模；　形成光致抗蚀剂层覆盖该半导体基板、第一硬掩模及第二硬掩模，其中该光致抗蚀剂层有开口暴露该第二硬掩模的一部分；　去除该第一硬掩模及第二硬掩模上的该光致抗蚀剂层；以及　去除该第一硬掩模及第二硬掩模。

【技术特征摘要】
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【专利技术属性】
技术研发人员：蔡宏智，陈志杰，锺昇镇，郑光茗，庄学理，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]