减小晶片弧化的方法技术

提供一种用于减小在蚀刻工艺期间的晶片损伤的方法。在许多实施例的其中之一中，该方法包括对至少一个蚀刻工艺中的每一个分配偏压，并在至少一个蚀刻工艺中的其中之一开始之前产生所分配的偏压。该方法还包括在至少一个蚀刻工艺的其中之一开始之前将所分配的偏压施加于晶片卡盘。所分配的偏压电平减小晶片弧化。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及晶片处理方法，且更为具体地，涉及高效率且成本有 效的晶片蚀刻搮作.
技术介绍
现代微芯片设计已经趋向于更加复杂的芯片结构并趋于增加用于 单个芯片的处理步骒的数量.特別地，相互叠置于顶部的互连金属层 的数量已经连续超出了过去.由此，等离子体处理步骤的数量以及在 其处理期间每个晶片引起的热静电强度的量也增加.作为这种增强芯 片制造复杂性的结果，等离子体引起的损伤会出现得更加频繁，导致 器件损坏，且因此，导致成品晶片产量降低.在通常的晶片蚀刻操作中，晶片由静电卡盘(ESC)夹持以便于晶 片在晶片蚀刻操作期间不移动.在现有技术的操作下，通常将高电压 施加于ESC的电极.响应于所施加的电压而产生的静电场在晶片与ESC 之间产生吸引力。然而， 一旦轰击等离子体，通常在几打RF循环内就 将晶片电势相对于室壁驱动到负值，此外，当RF功率电平在蚀刻工艺 期间改变时，晶片电势被驱动到改变的值， 一般与RF功率的改变几乎 同步.为了避免打破两极与晶片之间的平衡，通常利用由ESC电源控 制的自动偏压补偿.在该补偿方法中，通过使两个ESC极电流均衡， 来将两极电压的中心点驱动到与晶片表面相同的电势.然而，这会导 致晶片上的孤化(arcing)，因为ESC电源太慢以至于无法快速跟随 例如在等离子体点火期间出现的晶片表面上的电压变化，图1A示出由在蚀刻工艺期间发生的弧化亊件损伤的硅晶片12.在 该实例中，在蚀刻工艺期间，在由电子轰击的晶片的顶表面处产生表 面电势(例如-1000V).另一方面，衬底电势(例如OV)存在于硅晶片12的衬底中.因此，由于电介质晶片表面的顶部与晶片衬底之间的 电势差，在嵌入晶片12的电介质中的金属结构之间会发生孤化14，因 为它们建立了不同的表面至衬底电压降的分压器.当在晶片的电介质 内的相邻金属结构之间的电压差超过该电介质的电击穿强度时，会发 生孤化，导致电介质层内的结构损伤或破坏.在大多数愔况中，即使 少到晶片上仅有一个管芯会受到孤化的影响，这也将导致晶片不能用.图1B示出显示出在等离子体点火期间的实时表面电势的困表40. 图表40示出恒稳态表面电势48和初始衬底电势44，该初始村底电势 44由ESC电源的偏压补偿电路驱动的同时出现在蚀刻工艺期间.图表 40示出随着时间进行的表面电势42.早期的表面电势42的斜率极陡， 以便于表面电势42快速增加到恒稳态的表面电势48.因此，在表面电 势42与初始衬底电势44之间会极快速地出现非常大的电压差46.不 幸的是，在这种情形下，由于ESV电源的补偿电路，表面电势42快速 增加.因此不能及时地响应于表面电势的增加来调节衬底电势.因此， 会出现参考图1A所描述的晶片孤化，由此损伤晶片并降低晶片的产量 和效益.因此，需要通过利用相应于不同的晶片蚀刻阶段和工艺的不同偏 压来克服现有技术问趙的方法，以便于在任何适当的蚀刻工艺中，所 利用的偏压可以减小晶片孤化.
技术实现思路
一般地说，本专利技术通过提供用于减小在晶片蚀刻搮作中的晶片弧 化的方法来满足这些需求。应该意识到可以以包括工艺、设备、系统、 器件或方法的许多方式来实现本专利技术.下面描述本专利技术的几个专利技术性 实施例.在一个实施例中，提供一种用于减小在蚀刻工艺期间的晶片损伤 的方法.在许多实施例的其中一个中，该方法包括对至少一个蚀刻 工艺的每一个分配偏压；并在至少一个饪刻工艺的其中之一开始之前 产生所分配的偏压.该方法还包括在至少一个蚀刻工艺的其中之一开 始之前将所分配的偏压施加到静电卡盘.所分配的偏压电平减小晶片 弧化.在另一实施例中，提供一种用于减小在烛刻工艺期间的晶片损伤方法.该方法包括产生包括至少一个偏压与至少一个蚀刻工艺之间的 关联的配方偏置表，其中至少一个蚀刻工艺中的每一个相应于至少一个偏压.该方法还包括确定要执行的蚀刻工艺；并通过利用配方表 中的关联来将蚀刻工艺与相应的偏压相匹配.该方法进一步包括产生 相应于该蚀刻工艺的至少一个偏压的其中之一.该方法还包括在蚀刻 工艺开始之前将至少一个偏压的其中之一施加到静电卡盘(ESC).至 少一个偏压的其中之一减小在蚀刻工艺期间的晶片弧化.在又一实施例中，提供一种确定用于减小在烛刻工艺期间的晶片 损伤的偏压的方法，在该实施例中，该方法包括确定要执行的蚀刻工 艺.该方法还包括通过利用配方表中的关联来将蚀刻工艺与相应的偏 压匹配，该配方表包括至少一个偏压与至少一个蚀刻工艺之间的关联， 其中至少一个蚀刻工艺中的每一个相应于至少一个偏压.在另一实施例中，提供一种计算机可读介质，该介质具有用于确 定用于减小晶片损伤的偏压的程序指令，其中偏压设定电路确定在蚀 刻期间电压偏置发生器施加到静电卡盘(ESC)以减小晶片弧化的偏压. 该计算机可读介质包括用于确定要执行的蚀刻工艺的程序指令.该计算机可读介质还包括用于通过利用配方表中的关联来将蚀刻工艺与相 应的偏压匹配的程序指令，该配方表包括至少一个偏压与至少一个蚀 刻工艺之间的关联，至少一个蚀刻工艺中的每一个相应于至少一个偏 压。本专利技术的优点有很多.最显著地，通过专利技术将施加于静电卡盘 (ESC)的偏压与不同的晶片蚀刻工艺相关联的方法，在每一特定的蚀 刻阶段之前，可以智能地将偏压设置为特定的偏压，这样，可以补偿 会在晶片表面与衬底之间产生不同电压电势的每一蚀刻工艺，由此减 小晶片弧化.因此，通过调节并使施加于ESC的偏压适合于每一个特 定蚀刻工艺步稞，可以以有效方式减小晶片孤化.因此，有利地，该 方法使得能够利用多种蚀刻化学试剂和蚀刻室条件，以便于可以使用 不同的蚀刻搮作而没有弧化问题.这会导致更多的受控的蚀刻工艺. 此外，由于可以显著地减小晶片损伤，所以可以减小晶片产量的损失.根据下面的详细说明，结合附图，本专利技术的其他方案和优点将变 得显而易见，以举例的方式示出本专利技术的原則.附图说明通过结合附图的下述详细说明，将更加容易理解本专利技术.为了方 便说明，相同的参考标记表示相同的结构元件.图1A示出通过在蚀刻工艺期间可能出现的孤化而损伤的硅晶片.图IB示出显示出在等离子体点火期间的实时表面电势的图.图2示出根据本专利技术一个实施例的具有利用配方偏置表的电压偏 置控制的蚀刻室，图3示例说明根据本专利技术一个实施例的产生配方设定信号的方法.困4示出显示出根据本专利技术一个实施例的用于产生配方设定信号 的方法的流程图.图5示出显示出根据本专利技术一个实施例的限定配方设定信号产生 的流程图.图6示例说明根据本专利技术一个实施例的设定偏压的电路.图7示出根据本专利技术一个实施例的用于设定偏压的另一电路.图8示出根据本专利技术一个实施例的用于产生偏压的电路.图9示例说明根据本专利技术一个实施例的用于产生偏压的另一电路.具体实施方式本专利技术公开了一种智能地减小在蚀刻工艺以及其它工艺期间的晶 片孤化的方法，这些工艺诸如，例如沉积工艺或每当有其中等离子体 与晶片相互作用且需要偏压补偿的工艺.在下述说明中，阐述大量的 具体细节以便于提供对本专利技术的透彻理解.然而，应该理解本领域普通技术人员可以不采用这些具体细节的一些或全部来实践本专利技术.在 其他情况下，不详细描述非常公知的工艺搮作，以便于不会不必要地 混淆本专利技术.概括地，本专利技术涉及方法，由此可以利用显著减小晶片结构之间、 结构与衬底之本文档来自技高网...

【技术保护点】
一种用于确定用于减小晶片损伤的偏压的设备，包括确定在蚀刻期间电压偏置发生器施加到静电卡盘以减小晶片弧化的偏压的偏压设定电路，该设备包括：　用于产生包括至少一个偏压与至少一个蚀刻工艺之间的关联的配方偏置表的装置；　用于确定要执行的该至少一个蚀刻工艺的装置；和　用于通过利用配方表中的关联来将蚀刻工艺与相应的偏压匹配的装置，该配方表包括至少一个偏压与至少一个蚀刻工艺之间的关联，该至少一个蚀刻工艺中的每一个相应于该至少一个偏压；　用于在蚀刻工艺开始之前将该至少一个偏压中的第一偏压施加到静电卡盘的装置；以及　用于执行第一蚀刻工艺的装置，其中第一偏压减小了晶片表面与晶片衬底之间的电压电势差，使得晶片的电介质内的相邻金属结构之间的电压差小于当第一蚀刻工艺正被执行时该相邻金属结构之间的该电介质的电击穿强度。

【技术特征摘要】
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【专利技术属性】
技术研发人员：A菲舍尔，
申请(专利权)人：兰姆研究有限公司，
类型：发明
国别省市：US[美国]