非易失性半导体存储装置及其制造方法制造方法及图纸

本发明专利技术旨在实现不必在高阻的第１多晶硅上开接触孔、接触孔数目少的选择晶体管以谋求高集成化。配置有和叠层式存储单元２０８具有同样浮置栅构造的选择晶体管２０９。由于在高阻的第１多晶硅上不开接触孔，故在选择晶体管的栅极布线中不必在单元阵列的中途形成接触孔。其结构是对浮置栅２０４预先注入电荷以使选择晶体管２０９的阈值变正，或向选择晶体管２０９的沟道区域掺杂、并用紫外线照射进行控制使中性阈值变为正值。（*该技术在2014年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及具有选择晶体管的、电写入可擦除的。在电写入可擦除的非易失性半导体存储装置方面，存在具有选择晶体管的NAND型EEPROM、FLOTOX(浮置栅沟道氧化物)型EEPROM和没有选择晶体管的NOR型EEPROM。由于具有选择晶体管的EEPROM是按正阈值和负阈值来区别存储器单元的状态的，故如果没有选择晶体管，在把负阈值的存储器单元作为非选择单元时，就会产生单元电流流入非选择单元的误操作。因此，把选择晶体管与存储器单元进行串联连接以防止错误操作。图30是示出现有的NAND型EEPROM的存储器单元的一部分的电路图。用控制栅CG(在图30中是CG1-CG8)进行控制的叠层型存储器单元191(以下都称单元)以许多个串联起来的方式进行连接。在该串联连接的端部即漏D侧(位线BL方向，在图30中是BL1、BL2)和源S侧，分别配置选择晶体管192，成为用选择栅SG1、SG2进行控制的结构。图31给出在该存储器单元中的擦除、写入和读出操作时在各处所加的电压的示例。在擦除数据的情况下，通过把位线BL、源S打开，把控制栅CG、选择栅SG全部偏置在0V，以及在衬底W上加擦除电压VEE(例本文档来自技高网...

【技术保护点】
一种非易失性半导体存储装置的制造方法，其特征是包括下列工序： 在第１导电类型的半导体衬底上选择性地形成元件隔离区； 在上述半导体衬底上的上述元件隔离区以外的区域形成第１栅绝缘膜； 在上述第１栅绝缘膜上形成作为浮置栅电极的第１多晶硅膜； 对上述第１多晶硅膜进行选择性腐蚀以形成浮置栅隔离区； 在上述第１多晶硅膜上以及浮置栅隔离区上形成第２栅绝缘膜； 在上述第２栅绝缘膜上形成作为控制栅电极的第２多晶硅膜； 对上述第１多晶硅膜、上述第２栅绝缘膜和上述第２多晶硅膜进行自对准的选择性腐蚀，以形成浮置栅电极和控制栅电极的多层结构； 在上述元件隔离区以外以及上述...

【技术特征摘要】
JP 1994-6-30 150242/94;JP 1994-11-11 277470/94;JP 1.一种非易失性半导体存储装置的制造方法，其特征是包括下列工序在第1导电类型的半导体衬底上选择性地形成元件隔离区；在上述半导体衬底上的上述元件隔离区以外的区域形成第1栅绝缘膜；在上述第1栅绝缘膜上形成作为浮置栅电极的第1多晶硅膜；对上述第1多晶硅膜进行选择性腐蚀以形成浮置栅隔离区；在上述第1多晶硅膜上以及浮置栅隔离区上形成第2栅绝缘膜；在上述第2栅绝缘膜上形成作为控制栅电极的第2多晶硅膜；对上述第1多晶硅膜、上述第2栅绝缘膜和上述第2多晶硅膜进行自对准的选择性腐蚀，以形成浮置栅电极和控制栅电极的多层结构；在上述元件隔离区以外以及上述浮置栅电极与控制栅电极的区域以外的上述半导体衬底表面上形成第2导电类型的杂质扩散层；在上述半导体衬底、上述元件隔离区和上述控制栅电极上形成第3绝缘膜；穿过上述第3绝缘膜在上述控制栅电极和上述杂质扩散层开接触孔；在上述接触孔内和上述第3绝缘膜上形成分别与上述控制栅电极和上述杂质扩散层连...

【专利技术属性】
技术研发人员：荒木仁，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]