【技术实现步骤摘要】
本专利技术涉及一种在普通半导体基底上制造MOS晶体管与存储单元的方法以及由此获得的装置。本专利技术对于设计标准为约0.18微米或以下的高密度集成半导体记忆装置、例如闪速可电擦除且可编程只读存储器(flash EEPROMS)的制造特别有用。典型的常见闪速EEPROM包括浮动栅极存储单元，其包括在半导体基底(一般是硅晶片)形成的源极区域、漏极区域及沟道区域、以及在上述基底上形成且位于沟道区域与控制栅极间的浮动电极。大部分的闪速EEPROM单元是使用“双-多晶”结构，其中，所形成的上层(例如，多晶硅以及所谓的“多晶2”)形成控制栅极，下层多晶硅(所谓的“多晶1”)形成浮动栅极。典型的栅极氧化层的厚度约10nm，而总厚度约25nm或以下典型地包括氧化硅/氮化硅/氧化硅层(“ONO”)三层组合的多晶层间绝缘物。操作中，要编程存储单元，典型地是通过注入沟道热电子(ChannelHot Electron，“CHE”)，对控制电极施加一高电压(例如，约10伏特)，以及对漏极端施加一适度的高电压(例如，约5伏特)，同时使源极及基底端处于接地电位。要删除该单元，可使用源极边缘...
【技术保护点】
一种制造半导体装置的方法，该方法包括下列步骤： 提供包括硅并具有一表面的半导体基底； 依序在该基底表面上形成叠层，该叠层包括： 位于该基底表面上的栅极氧化层（ａ）、 位于该栅极氧化层上的导电多晶硅层（ｂ）、 位于该多晶硅层上的阻障材料层（ｃ）、 位于该阻障材料层上的钨层（ｄ）； 位于该钨层上的氮化硅层（ｅ）； 选择性地移除（ｃ）－（ｅ）层部分，以界定该（ｃ）－（ｅ）层侧壁表面所暴露的图样； 选择性地于该（ｃ）－（ｅ）层经暴露的侧壁表面形成覆盖的氮化硅层（ｆ），使该钨层（ｄ）封装于在最上层及其侧壁表面所分别形成的氮化硅层（...
【技术特征摘要】
US 2000-8-28 09/649,027;US 1999-9-2 60/152,1261.一种制造半导体装置的方法，该方法包括下列步骤提供包括硅并具有一表面的半导体基底；依序在该基底表面上形成叠层，该叠层包括位于该基底表面上的栅极氧化层(a)、位于该栅极氧化层上的导电多晶硅层(b)、位于该多晶硅层上的阻障材料层(c)、位于该阻障材料层上的钨层(d)；位于该钨层上的氮化硅层(e)；选择性地移除(c)-(e)层部分，以界定该(c)-(e)层侧壁表面所暴露的图样；选择性地于该(c)-(e)层经暴露的侧壁表面形成覆盖的氮化硅层(f)，使该钨层(d)封装于在最上层及其侧壁表面所分别形成的氮化硅层(e)及(f)的结合中；选择性地移除多晶硅层(b)部分，以界定其与该(c)-(e)层侧壁表面实质上垂直重合的侧壁表面所暴露的图样；以及在提高温度的氧化环境中使所形成的叠层进行退火，在该退火过程中通过该氮化硅封装层(e)及(f)防止该钨层(d)的氧化。2.如权利要求1的方法，其中该半导体装置包括晶体管，该导电多晶硅层(b)包括该晶体管的栅极，该钨层(d)包括栅极接点，以及该方法包括至少在该基底表面的周围部分形成该叠层。3.如权利要求2的方法，还包括在该基底表面中心部分形成该叠层；以及形成栅极氧化层(a)之后且形成多晶硅层(b)之前在该栅极氧化层(a)上形成导电多晶硅层(a’)；以及在该多晶硅层(a’)上形成多晶层间介质层(a”)；该方法还包括选择性移除多晶硅层(a’)与多晶层间介质层(a”)部分，使其暴露的侧壁表面与该(b)-(e)层经暴露的侧壁表面实质上垂直重合的步骤；其中，该半导体装置包括闪速型EEPROM，该多晶硅层(a’)包括浮动栅极，该多晶硅层(b)包括低薄膜电阻的控制栅极，以及该钨层(d)包括控制栅极接点。4.如权利要求3的方法，其包括在含氧环境中使温度加热到约自800℃至约950℃，进行约自30分钟至约60分钟的退火。5.如权利要求3的方法，其包括形成该栅极氧化层(a)的厚度约自25至约150。6.如权利要求3的方法，其包括形成该多晶硅层(a’)的厚度约自250至约1000。7.如权利要求3的方法，其包括形成该多晶层间介质层(a”)的厚度约自50至约300。8.如权利要求7的方法，其中该多晶层间介质层(a”)包括氧化硅/氮化硅/氧化硅组合。9.如权利要求3的方法，其包括形成该多晶硅层(b)的厚度约自90...
【专利技术属性】
技术研发人员：张稷，RJ黄，吉江敬三郎，孙禹，
申请(专利权)人：飞索股份有限公司，富士通股份有限公司，
类型：发明
国别省市：US[美国]
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