用于快闪电可擦除可编程只读存储器中的字线追踪结构制造技术

本发明专利技术提供一种使用于快闪ＥＥＰＲＯＭ内存存储单元阵列的字线追踪结构。此追踪结构作用为匹配参考和区段核心字线电压，跨越整个芯片而无关于区段位置。此追踪结构包括第二ＶＰＸＧ导体线（４２２）操作连接于“远”区段的区段字线和参考存储单元极小阵列之间。第二ＶＰＸＧ导体线具有较操作连接于升压电路的输出和“远”区段的区段字线之间的第一ＶＰＸＧ导体线（４２１），有实质较小的时间常数。结果，相关于参考存储单元极小阵列的参考字线电压于读取操作期间无关于选择的区段的位置而将精密地追踪区段字线电压。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及譬如快闪电可擦除可编程只读存储器(EEPROM)存储单元阵列的浮置栅极内存装置。本专利技术尤其涉及半导体集成电路内存装置，包括有字线追踪结构，用来匹配参考和区段核心字线电压，无关于区段位置而跨越整个芯片。
技术介绍
如于此技艺方面一般所知，存在有一种非易失内存装置称之为“快闪EEPROM”，此快闪EEPROM最近表现为一种重要的内存装置，结合了EPROM的密度和EPROM的电子可擦除的优点。此种快闪EEPROM具有电子可擦除性和小的存储单元大小。于已有的快闪EEPROM内存装置，可以在半导体基板上形成多个单一晶体管的核心存储单元，其中各存储单元包含有P-型导电性基板、与此基板整体形成的N-型导电性源极区、和亦整体形成于基板内的N-型导电性漏极区。浮置栅极藉由薄介电层而与基板隔离。第二介电层将控制栅极与浮置栅极隔离。于基板上的P-型沟道区隔离源极和漏极区。使用为闪存的一种架构型式，一般称之为NOR闪存架构，此种NOR闪存架构分成了多个区段的快闪EEPROM存储单元〔浮置栅极〕阵列。再者，在每一个区段内的内存存储单元配置成字线的行和与该字线的行相交叉的位线的列。在各本文档来自技高网...

【技术保护点】
一种于包括有快闪电可擦除可编程只读存储器（ＥＥＰＲＯＭ）单元阵列的半导体内存装置，所作的改进设计，包括字线追踪结构，用于匹配参考和区段核心字线电压，跨越整个芯片而无关于区段位置所述半导体内存装置包括： 内存阵列（４１０），具有多个分成为多个区段（Ｓ４００－Ｓ４３１）的内存核心存储单元，各区段具有内存核心存储单元其中配置成各行的字线以及与该各行的字线相交的各列的位线，该区段位于个别跨越芯片的整个区域； 参考存储单元极小阵列（４２６），具有多个参考核心存储单元，配置成各行的参考核心字线和各列的参考位线； 行译码器（４１８），用来选择于该多个区段中的其中之一某一区段字线； 升...

【技术特征摘要】
US 1999-10-29 09/431,2961.一种于包括有快闪电可擦除可编程只读存储器(EEPROM)单元阵列的半导体内存装置，所作的改进设计，包括字线追踪结构，用于匹配参考和区段核心字线电压，跨越整个芯片而无关于区段位置所述半导体内存装置包括内存阵列(410)，具有多个分成为多个区段(S400-S431)的内存核心存储单元，各区段具有内存核心存储单元其中配置成各行的字线以及与该各行的字线相交的各列的位线，该区段位于个别跨越芯片的整个区域；参考存储单元极小阵列(426)，具有多个参考核心存储单元，配置成各行的参考核心字线和各列的参考位线；行译码器(418)，用来选择于该多个区段中的其中之一某一区段字线；升压电路(416)，用来产生于读取模式操作期间升压高于用以驱动经由该行译码器所选择的字线电源供应电位的字线供应电压，以及用来驱动该参考核心字线；该升压电路和该参考存储单元极小阵列为物理上彼此靠近位于该芯片的一部分...

【专利技术属性】
技术研发人员：山田重和，科林S比尔，麦克A梵布斯克斯，
申请(专利权)人：飞索股份有限公司，
类型：发明
国别省市：US[美国]