减少去除光阻所致缺点形成高品质多厚度氧化物层的方法技术

一种藉由减少去除光阻所致缺点以形成具有不同厚度的高品质氧化物层的方法。半导体基板接受反应性离子蚀刻。该半导体基板包括一晶圆（４），一氧化物层（２）于该晶圆上，以及一包封光阻掩膜（８）于该氧化物层上。然后氧化物层（２）经蚀刻，而剩蚀的光阻掩膜（８）是于另一层氧化物层（１４）生长于基板上之前被去除。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及集成电路装置领域及其制法。本专利技术尤其涉及形成高品质的多重厚度氧化物层于一硅晶圆基板上。
技术介绍
非依电性内存装置(non-volatile memory device)目前广用于需要于电源切断后仍保有信息的电子组件。非依电性内存装置包括只读存储器(ROM)、可程序只读存储器(PROM)、可抹消可程序只读存储器(EPROM)、和可电抹消可程序只读存储器(EEPROM)装置。EEPROM与其它非依电性内存装置的差异在于其可藉电性程序规划也可藉电性抹消。快闪EEPROM装置类似EEPROM装置之处在于其存储单元可藉电性程序规划也可藉电性抹消。但快闪EEPROM装置致使该装置内的全部存储单元使用单一电流脉冲抹消。高电压电路组件如程序规划和抹消晶体管通常是形成于一带有相对厚的栅氧化物层的晶圆基板上。通常需要此种相对较厚的栅氧化物层以防于此种高电压环境下的晶体管电路崩溃。它方面，较佳低电压电路是使用相对薄的栅氧化物层实施于晶圆基板上。此种薄型栅氧化物层典型加快此种具有相对短的栅长度的电路组件的速度，以及薄型氧化物层典型提供较高操作速度。此外，随着处理技术之朝向愈来愈短的栅长度发展，希望更一进步缩小栅氧化物层厚度俾达成更高的操作速度。但有些含于此种集成电路装置的电路组件无法扩充。非依电性内存装置例如快闪EEPROM要求形成快闪存储单元，其包括隧道氧化物层于晶圆基板上。此种隧道氧化物层可比于晶圆基板上的高电压氧化物层更薄。但此种隧道氧化物层通常无法以低电压氧化物层的相同方式缩小厚度。此种快闪存储单元若隧道氧化物层过薄，典型有显著耐用性和数据留存性问题。因此非依电性内存装置通常可由于同一片晶圆基板上形成具有不同氧化物层厚度而获益。随着制程技术的朝向更小型电路组件维度发展，具有相对较厚的选择栅氧化物层的晶体管可配合高电压程序规划和抹消操作；而具有相对较薄栅氧化物层的逻辑晶体管则可获得速度优势。此外，快闪存储单元的隧道氧化物层厚度可依据可靠性而做缩放，而与高和低电压晶体管的栅维度和氧化物层厚度无关。一种形成高品质的多重厚度氧化物层的方法涉及多重掩膜与多个氧化物层形成步骤。举例言之，第一氧化物层通常为最厚的氧化物层初步生长于晶圆基板上。随后一层光阻层形成于第一氧化物层上。藉将光阻通过掩膜而曝光而形成图案于光阻层上。然后光阻经显像与去除而留下部分曝光后的氧化物层。随后第一氧化物层经蚀刻，而剩余光阻被去除。然后第二层氧化物层生长于晶圆基板上。第二氧化物层形成薄氧化物层于晶圆基板上；而较厚的氧化物层是藉组合第一与第二氧化物层形成。此种方法可重复而形成整个处理流程有各种不同厚度的额外氧化物层。于光阻层显像过程中与显像后，氧化物层的未经掩膜或曝光部分变成受污染。举例言之，目测检视无法侦测得的薄膜形成于氧化物层的曝光部上。此张薄膜可能是由光阻残质例如干显像剂和未溶解的光阻片所组成。如此，通常氧化物层的未经掩膜部分须接受清洁或去除光阻处理俾去除光阻残质。氧化物层的未经掩膜或曝光部分通常于滚桶气相处理(barrel asher)器或下游单一晶圆气相处理(wafer asher)器使用氧、氧/氮、或氧/氮-氢化学去除光阻或清洁。虽然去光阻处理时间相当短以防对暴露的氧化物层造成任何表面损伤，但去光阻处理本身却留下污染物于氧化物层上。污染物于高分辨率扫描电子显微镜(SEM)下方显示为氧化物层上的深色点，如图1所示。深色点分析显示主要是由硫化合物与小型烃组成，最可能为来自光阻显像留下的光活性化合物。于暴露的氧化物层表面上的深色点或缺陷与随后的制程步骤交互作用，导致处理问题以及可靠度和良率低劣问题。例如当于去光阻处理后施行湿氧化物蚀刻俾去除氧化物层的暴露部分时，深色点下方的氧化物层无法完全去除。如此深色点变成氧化物层暴露部分的显微罩。由于深色点，因初步氧化物层未能完全去除，故造成随后生长的氧化物层不均匀。因此希望有一种当形成多重厚度栅和隧道氧化物层时可去除此等深色点的方法，俾达成可接受晶圆的较高总良率。
技术实现思路
本专利技术揭示一种藉由减少去光阻所致缺点以形成多重厚度氧化物层的方法。该方法包含反应性离子蚀刻(RIE)一半导体基板，该半导体基板包括一晶圆、一于晶圆上的氧化物层、和一于氧化物层上的显像后的光阻掩膜。于反应性离子蚀刻基板后，氧化物层后蚀刻。其它本专利技术的特色和优点由专利技术的详细说明部分将显然自明。附图说明图1为去光阻处理后出现于晶圆基板上的非期望的深色点或缺陷的像片；图2为形成于晶圆基板上的氧化物层的部分剖面图；图3为于形成光阻层于氧化物层上后的基板的部分剖面图；图4为光阻已经显像且基板已经去光阻处理后的晶圆基板的部分剖面图；图5为氧化物层已经蚀刻后的晶圆基板的部分剖面图；图6为光阻层已经去除后的晶圆基板的部分剖面图；图7为新一层氧化物层已经生长后的晶圆基板的部分剖面图；图8为于第一和第二氧化物层上形成浮动栅后的晶圆基板的部分剖面图；图9为光阻层形成与显像后以及基板已经去光阻处理后的晶圆基板的部分剖面图；图10为氧化物层已经蚀刻后的晶圆基板的部分剖面图；图11为第三氧化物层已经生长后的晶圆基板的部分剖面图。须了解为求说明简单与清晰，附图显示的组件未照比例绘制。例如部分组件维度相对于彼此夸大表现以求清晰。具体实施例方式参照图2，第一氧化物层2亦即选择栅氧化物层形成而覆于半导体基板4表面上。较佳半导体基板4为单晶硅基板。半导体基板4有一上表面6，其事先经处理而去除碎屑和天然氧化物。选择栅氧化物层2较佳是藉于升高温度正于周围无水氧气或水蒸气存在下加热氧化表面6形成。氧化处理较佳是于约700℃至约1400℃温度进行。氧化过程形成较佳厚度约50至约150而更佳厚度约90-100的氧化硅层。氧化处理可于批次型热氧化炉进行。于形成第一氧化物层2后，基板经处理而去除任何杂质，光阻层8形成而覆于第一氧化物层上，如图3所示。较佳光阻层8为紫外光敏感性且为正性光阻。然后光阻层8的择定部分经掩膜曝光。曝光后的光阻随后经显像与去除而留下部分10氧化物层暴露出。光阻层可藉业界一般已知方法显像，包括但非限于浸没、喷雾、和大桶技术。图4显示氧化物层2的暴露部分。于光阻层8经显像且经去除后，氧化物层的暴露部分10接受低功率反应性离子蚀刻，俾去除任何可能出现于氧化物层表面的有机残质，例如干掉的显像剂或未溶解的光阻。反应性离子蚀刻较佳是使用射频偏压。为了维持光阻层的完整性与确保图案品质，去光阻处理时间相当短，且被去除的光阻层不超过30毫微米和1毫微米氧化物层。反应性离子蚀刻方法变量如下(1)RIE持续时间3-25秒；(2)氧/氮，氧/氮-氢，或氧/氦/氩化学；(3)射频功率位准50-200瓦；(4)压力25-300毫托耳；以及(5)晶圆温度20-60℃。RIE处理条件的更特定实例列举于下表1。表1晶圆温度(℃) 功率位准(瓦) 压力 化学 蚀刻时间(秒)(毫托耳) (sccm)25200 50 氧/氮 5200/20040200 2500 氧/氦/氩 375/225/100605025 氧1015060100 200氧/氦 20180/180发现使用低功率反应性离子蚀刻可满意地去除光阻显像留下的任何残质。但不似下游去光阻处理，本文档来自技高网...

【技术保护点】
一种形成半导体结构的方法，该方法的特征为： 于低功率反应性离子蚀刻基板，该基板的特征为具有： （ａ）一晶圆（４）； （ｂ）一位于晶圆上的第一氧化物层（２）；以及 （ｃ）一位于所述第一氧化物层上的经显像后的光阻层（８）；以及 蚀刻第一氧化物层。

【技术特征摘要】
US 2000-3-23 09/535,2561.一种形成半导体结构的方法，该方法的特征为于低功率反应性离子蚀刻基板，该基板的特征为具有(a)一晶圆(4)；(b)一位于晶圆上的第一氧化物层(2)；以及(c)一位于所述第一氧化物层上的经显像后的光阻层(8)；以及蚀刻第一氧化物层。2.如权利要求1所述的方法，其特征在于进一步去除光阻层(8)。3.如权利要求2所述的方法，其特征在于进一步生长第二氧化物层(14)于晶圆上。4.如权利要求1所述的方法，其特征在于该反应性离子蚀刻使用射频偏压进行3至25秒时间。5.一种制造半导体装置的方法，其特征在于经由如权利要求4所述的方法形成半导体结构；以及由该半导体结构制造半导体装置。6.一种制造半导体装置的方法，该方法包括生长氧化物层(2)于半导体基板上，沉积一层光阻层(8)于氧化物层上，曝光与显像...

【专利技术属性】
技术研发人员：刘台凤，小仓寿典，
申请(专利权)人：飞索股份有限公司，富士通株式会社，
类型：发明
国别省市：US[美国]