用于多库同时读取和写入操作的装置、闪存及方法制造方法及图纸

本发明专利技术提供一种用于多库（或Ｎ个库）同时操作闪存的地址缓冲器和译码装置。在对Ｎ个库其中一库进行读取操作的期间，可仅对其他Ｎ－１个库的任何一库进行写入操作。在对Ｎ个库其中一库进行写入操作的期间，可仅对其他Ｎ－１个库的任何一库进行读取操作。地址缓冲器和译码装置包含有控制逻辑电路（２１８）、位于Ｎ个库的每一个库中的地址选择电路、和地址缓冲电路（２２０）。控制逻辑电路（２１８）用于产生Ｎ个读取选择信号以便从Ｎ个库中选择一个库进行读取操作及Ｎ个写入选择信号以便从Ｎ个库中选择另一个库进行写入操作。将各地址选择电路建构成从控制逻辑电路（２１８）的Ｎ个读取选择信号的个别其中之一和Ｎ个写入选择信号的个别其中之一接收。地址缓冲电路（２２０）用于同时提供写入地址和读取地址以便存取核心内存单元。各写入和读取地址的第一部分是提供给控制逻辑电路（２１８）以便产生个别的Ｎ个读取选择信号和Ｎ个写入选择信号。各写入和读取地址的个别第二部分是提供给个别的地址选择电路。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体内存装置，尤其涉及闪存的多库同时操作。
技术介绍
闪存(或快闪RAM)为非挥发性储存装置的形式，使用以浮动栅极设计的存储单元。将高电压提供至存储单元的输入端以便规划(储存电荷)浮动栅极或删除(移除电荷)浮动栅极。规划的发生是藉由热电子转移而将电荷放置在浮动栅极上，而删除则是利用Fowler-Nordheim穿隧使电子贯穿薄电介质材料，故可降低储存在浮动栅极的电荷量。删除一个单元系将此单元的逻辑位准设定为”1”，而规划一个单元系将此单元的逻辑位准设定为”0”。除了规划或删除操作，闪存的操作与随机存取只读存储器(ROM)的操作类似。传统上，包含有闪存储存单元和辅助逻辑电路的闪存芯片是藉由在基体上所制造的数层半导体材料和数个多晶硅与第一及第二金属的内接层组成的。很明显地有许多集成电路的制造技术可应用于此，其所包含的层数可以多几层或少几层。规划和删除闪存装置的此复数性质所造成的主要挑战是此装置无法提供足够快速的写入存取，因而影响读取存取的速度。举例而言，传统的闪存装置通常在闪存装置进行规划或删除操作的同时并不允许处理器执行读取操作。在大部分的应用中，处理器必须定期询问闪存装置的状态缓存器以便在起始对闪存装置的读取操作前能够侦检规划或删除操作是否结束。很不幸地，如上所述，用于一般闪存装置的规划和删除的时间周期比使用如动态随机存取内存(”DRAN”)等的传统随机存取主存储器可接受的写入存取时间多几倍。假如此闪存为电气系统内唯一的内存，则其与规划或删除操作相关的长等待时间可能会关断操作系统且，以防止系统在不可接受的长时间周期下工作。有些先前技艺的闪存允许将删除操作暂停以便解决此难题。删除暂停使得处理器可暂停删除操作以便可先读取另一个区段。可是，此种内存通常在起始读取操作之前仍旧会强制几微秒的暂停等待时间。一般的暂停等待时间是从0.1至20微秒。先前的系统，使用多个闪存装置尝试避免操作系统关断。在此种系统中，当处理器对其中一闪存装置进行读取存取的同时其它的闪存可进行规划或删除操作。可是，此系统的成本很高，因为就算单一个闪存装置的容量就可满足此特定电子装置的需求，其仍须使用多个闪存装置。近来藉由传统闪存，当规划其它数据的同时无法读取核心单元的数据。从系统的观点而言，为了规划闪存的核心单元的数据，微处理器必须传送规划指令给闪存。因为闪存无法同时读取数据和规划数据，所以必须将规划指令储存在闪存的外部。除此之外，与执行读取操作相比，规划和删除闪存所需的电压较正常电压高。当尝试应用在规划/删除时能够同时进行读取的功能时，使用较正常电压高的电压将是一大挑战。此挑战的困难为如何分配规划和删除操作所需的高电压和读取操作所需的正常电压，及如何处理因为在装置内使用高电压而在读取检测输出端所感测的噪声。再者依据其应用，可能须使用额外逻辑电路，此将导致更多的复杂性。在最近几年，为了处理此问题，已经提出双库闪存。在由Chen等人提出的美国专利第5,867,430号和由Van Buskivk等人提出的美国专利第5,847,998号中揭露能够同时执行读取和写入操作的双库结构，在此提出以供参考。双库闪存可在规划数据的同时读取其它数据(亦即能够同时操作)，所以可以大大简化此闪存系统。最近，双库闪存系统尽管有上述优点，但却变的很复杂。有关使用多库闪存的应用在寻址和数据概念的设计上已经接受许多挑战。希望能够采用更具弹性和更有效率的设计的闪存，其能够同时多库操作。为每一个库开发个别的且局部的结构和电路将有助于将同时操作结构从双库或两个库延伸至N个库。因此，在此需要的是可以延伸及有弹性的多库结构，其能够同时操作，也就是说，能够同时进行读取和写入(规划或删除)操作。
技术实现思路
为了方便说明在此提出闪存的多库，同时读取和写入操作范例实施例。提出用于协助同时读取和写入在内存中的核心内存单元的N个库的地址缓冲和译码结构的实施例。在对N个库的其中之一进行读取操作的期间，仅能对其他N-1个库的任何一个进行写入操作。在对N个库的其中之一进行写入操作的期间，仅能对其他N-1个库的任何一个进行读取操作。地址缓冲和译码结构包含有，控制逻辑电路、位于N个库的每一个中的地址选择电路、和地址缓冲电路。控制逻辑电路用于产生N个读取选择信号以便选择N个库中用于读取操作的库及N个写入选择信号以便选择N个库中用于写入操作的另一个库。将每一个地址选择电路建构成从控制逻辑电路接收N个读取选择信号的个别的其中一个和N个写入选择信号的个别的其中一个。地址缓冲电路用于同时提供写入地址和读取地址以便存取核心内存单元。将写入和读取地址的个别第一部分提供给控制逻辑电路以便产生个别的N个读取选择信号和N个写入选择信号。将写入和读取地址的个别的第二部分提供给个别的地址选择电路。在此亦提供N个重元组(tuple)库同时操作的闪存的实施例。在对N个库的其中之一进行读取操作的期间，仅能对其他N-1个库的任何一个进行写入操作。在对N个库的其中之一进行写入操作的期间，仅能对其他N-1个库的任何一个进行读取操作。此内存包含有控制逻辑电路、地址缓冲电路、和N个局部化库电路。控制逻辑电路用于产生N个读取选择信号及N个写入选择信号。N个局部化库电路的电路1至N-1包含有各核心内存单元的库。第N个电路包含有内存单元的第N个库、地址选择电路、写入操作控制电路、写入数据总线、读取数据总线。地址选择电路是依据第N个读取选择信号和第N个写入选择信号而动作。写入操作控制电路是依据第N个写入选择信号而动作。写入数据总线反应于第N个写入选择信号。读取数据总线是依据第N个读取选择信号而动作。提出在多库闪存中同时执行数据的写入和读取的方法的实施例。写入地址的第一部分和读取地址的第一部分提供给对应于核心内存单元N个库的N个地址选择电路。将写入地址的第二部分提供给控制逻辑电路。写入地址的第二部分定义进行写入操作的一个库。将读取地址的第二部分提供控制逻辑电路。读取地址的第二部分定义进行读取操作的一个库。将来自控制逻辑电路的N个写入选择信号之一提供给N个库中进行写入操作的各库。将来自控制逻辑电路的N个读取选择信号之一提供给N个库中进行读取操作的各库。将写入和读取地址的第一部分与其个别的N个写入选择信号和个别的N个读取选择信号一起传送至N个库。在N个库中藉由写入和读取地址的第一部分而在此写入和读取地址的位置中存取的数据是与个别的N个写入选择信号和N个读取选择信号一起传送至数据输出和检测电路。前述对所提出的最佳实施例所进行之一系列说明仅是作为说明用。此节的说明不应该视为下列申请专利范围的限制，其仅用于定义本专利技术的目的。附图说明图1显示由寻址观点所呈现的同步操作闪存装置的方块图；图2显示由数据操作观点所呈现的同步操作闪存装置的方块图；图3A显示传统单端口地址缓冲器的范例实施例的电路图；图3B显示双端口地址缓冲器的范例实施例的电路图；图4显示用于产生各库的读取和写入操作选择信号的控制逻辑电路的范例实施例的电路图；图5显示仅局部应用于内存单元的库n的地址选择电路n的第一 具体实施例方式在最近几年，已提出可同步读取和写入的双库闪存。由Chen等人提出标题为”在非挥发性内存中能够同时读取和写入的库结构”的第5,867,430号美国专利本文档来自技高网...

【技术保护点】
一种协助对在内存内的核心内存单元的Ｎ个库进行同步读取和写入操作的地址缓冲器和译码装置，在对Ｎ个库之中的一库进行读取操作期间，可对其他Ｎ－１个库的任何一库进行写入操作；且其中在对Ｎ个库其中一库进行写入操作期间，可对其他Ｎ－１个库的任何一库进行读取操作，该装置包含有： 控制逻辑电路，用于产生Ｎ个读取选择信号以便从Ｎ个库中选择一个进行读取操作的库及Ｎ个写入选择信号以便从Ｎ个库中选择另一个进行写入操作的库； 地址选择电路，位于Ｎ个库的每一个库中，其中每一个地址选择电路建构成可从Ｎ个读取选择信号的个别其中一个和Ｎ个写入选择信号的个别其中一个的控制电路接收；和 地址缓冲电路，用于同时提供写入地址和读取地址以便存取核心内存单元，其中各该写入和读取地址的第一部分是提供给控制逻辑电路以便产生个别的Ｎ个读取选择信号和Ｎ个写入选择信号，而写入和读取地址的个别第二部分则是提供给各地址选择电路。

【技术特征摘要】
US 2000-3-15 09/526,2391.一种协助对在内存内的核心内存单元的N个库进行同步读取和写入操作的地址缓冲器和译码装置，在对N个库之中的一库进行读取操作期间，可对其他N-1个库的任何一库进行写入操作；且其中在对N个库其中一库进行写入操作期间，可对其他N-1个库的任何一库进行读取操作，该装置包含有控制逻辑电路，用于产生N个读取选择信号以便从N个库中选择一个进行读取操作的库及N个写入选择信号以便从N个库中选择另一个进行写入操作的库；地址选择电路，位于N个库的每一个库中，其中每一个地址选择电路建构成可从N个读取选择信号的个别其中一个和N个写入选择信号的个别其中一个的控制电路接收；和地址缓冲电路，用于同时提供写入地址和读取地址以便存取核心内存单元，其中各该写入和读取地址的第一部分是提供给控制逻辑电路以便产生个别的N个读取选择信号和N个写入选择信号，而写入和读取地址的个别第二部分则是提供给各地址选择电路。2.如权利要求1所述的地址缓冲器和译码装置，还包含有位于N个库的每一个中的写入操作控制电路，其中每一个写入操作控制电路对应于N个写入选择信号的个别其中一个。3.如权利要求2所述的地址缓冲器和译码装置，其中该写入操作控制电路执行规划操作。4.如权利要求2所述的地址缓冲器和译码装置，其中该写入操作控制电路执行删除操作。5.如权利要求2所述的地址缓冲器和译码装置，其中写入操作控制电路执行检测操作。6.如权利要求1所述的地址缓冲器和译码装置，还包含有位于N个库的每一个内的读取数据总线，在此将每一个读取数据总线建构成因应N个读取选择信号中相对应的其中一个信号而连接至感测放大器。7.如权利要求1所述的地址缓冲器和译码装置，还包含有于N个库的每一个内的读取数据总线，在此当N个读取选择信号的其中之一显示有读取进入此读取数据总线所在的库时可将此任何一个读取数据...

【专利技术属性】
技术研发人员：赤荻隆男，肯瑞亚奴燕，李爱德华克来芬地，
申请(专利权)人：飞索股份有限公司，
类型：发明
国别省市：US[美国]