半导体器件制造技术

一种半导体器件，包括：形成在半导体衬底的表层部的ＭＯＳ晶体管的漏.源区，形成在所述半导体衬底的所述漏.源区之间的沟道区的表面上的栅绝缘膜，形成在所述栅绝缘膜上的栅电极；多个沟型元件隔离区，通过在所述半导体衬底的表层部中形成的多个沟的内壁上形成绝缘膜而形成；背栅电极导电体，被埋入在所述多个沟型元件隔离区中的至少一侧沟型元件隔离区的所述沟内部，通过施加规定的电压，使所述ＭＯＳ晶体管的所述沟道区以下的区域耗尽。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体器件，特别是涉及MOS晶体管的栅构造，例如使用于动态型存储器集成电路等中的构造。
技术介绍
近年来，在MOS晶体管中，以抑制短沟道效应、降低消耗功率、提高驱动力为目的，提出了双栅(double gate)型MOS晶体管、包围栅(surround gate)型MOS晶体管等几种构造。图44表示IEDM 97 427-430中公开的双栅构造的MOS晶体管的现有例。图中，211是衬底中的漏区，212是衬底中的源区，213及214是沿水平方向分别设置在衬底上下的顶栅和底栅，215是夹在顶栅和底栅之间的衬底中的沟道区，216是将各栅与所述漏区、源区、沟道区绝缘的栅绝缘膜。在该MOS晶体管中，顶栅213和底栅214沿水平方向分别设置在衬底上下，该顶栅213和底栅214中夹着沟道区215，MOS晶体管成为双栅构造。在该双栅构造中，处于MOS晶体管顶栅213正下方的底栅214作为背栅而存在。因此，可以期待沟道区215的耗尽、短沟道效应的降低，驱动力的提高等。但是，在这种情况下，当形成背栅214和其表面的栅绝缘膜216后，必须形成成为晶体管元件区的单晶层，但其加工困难，难以提高器件的可靠性。图45表示双栅构造的MOS晶体管的另一个现有例。图中，221是衬底中的漏区，222是衬底中的源区，223及224是沿垂直方向分别设置在衬底中的顶栅和底栅，225是夹在所述各栅之间的衬底中的沟道区，并形成将各栅与所述漏区、源区、沟道区绝缘的栅绝缘膜(未图示)。在该MOS晶体管中，顶栅223和底栅224沿垂直方向分别设置在衬底左右，沟道区225夹在该顶栅223和底栅224间，MOS晶体管成为双栅构造。但是，这种双栅构造需要加工不同高度的栅，纵型的杂质导入等，加工困难。上述的任一个现有例的双栅构造加工都困难。因此，期待一种可以用比较容易的加工法实现、可期待有与双栅构造的MOS晶体管同样效果的MOS晶体管的构造。但是，以往对于将1个晶体管作为存储单元的DRAM(动态随机存取存储器)有以下提出的种种建议。1)JOHN E.LEISS等的”DRAM Design Using the Taper-Isolated DynamicCell”(IEEE JOURNAL OF SOLID-STATE CIRCUITS.VOL.SC-17，NO.2 APRIL 1982pp337-344)2)特开平3-171768号公报3)Marnix R.Tack等的”The Multistable Charge-Controlled MemoryEffect in SOI MOSTransistors at Low Temperatures”(IEEE TRANSACTIONS ONELECTRON DEVICES VOL.37，MAY.1990，pp1373-1382)4)Hsing-jen Wann等的”A capacitorless DRAM Cell on SOISubstrate”(IEDM93，pp635-638)1)的存储单元采用埋置沟道构造的MOS晶体管构成。利用在元件隔离绝缘膜的锥部形成的寄生晶体管，进行表面反型层的充放电，与该充放电对应地存储二进制数据。2)的存储单元采用阱隔离的MOS晶体管，把通过MOS晶体管的阱电位决定的阈值作为二进制数据。3)的存储单元由SOI衬底上的MOS晶体管构成。利用从SOI衬底侧施加大的负电压产生的界面部的空穴聚积，与该空穴的放出、注入对应地存储二进制数据。4)的存储单元由SOI衬底上的MOS晶体管构成。MOS晶体管在构造上为一体，在漏扩散层的表面重叠地形成相反导电类型层，成为写入用PMOS晶体管和读出用NMOS晶体管实质上组合成一体的构造。以NMOS晶体管的衬底区域作为浮置的节点，通过其电位存储二进制数据。但是，由于(1)的构造复杂、利用寄生晶体管，在特性的控制性方面存在难点。2)的构造简单，但晶体管的漏、源共同与信号线连接，需要进行电位控制。而且，由于是阱隔离，单元尺寸大，并且不能进行每位的改写。在3)中，需要从SOI衬底侧进行电位控制，因而不能对每位进行改写，存在控制性方面的难点。4)需要特殊的晶体管构造，而且由于在存储单元中需要字线、写位线、读位线、清除线，因而信号线数目多。
技术实现思路
本专利技术的半导体器件的第1特征在于，包括MOS晶体管的漏源区，形成在半导体衬底的表层部；栅绝缘膜，形成在所述半导体衬底的所述漏·源区之间的沟道区的表面上；栅电极，形成在所述栅绝缘膜上；多个沟型元件隔离区，在所述半导体衬底的表层部形成的多个沟的内壁上形成绝缘膜；以及背栅电极导电体，被埋入在所述多个沟型元件隔离区中的至少一部分沟型元件隔离区的所述沟内部，通过施加规定的电压使所述MOS晶体管的所述沟道区以下的区域耗尽。本专利技术的半导体器件的第2特征在于，包括存储单元阵列，由在半导体衬底上形成的存储单元用的多个MOS晶体管的排列构成；周边电路区域，形成在所述半导体衬底上；多个沟型元件隔离区，通过在各个所述存储单元阵列及周边电路区域中，在所述半导体衬底的表层部形成的沟的内壁上形成绝缘膜而形成；以及背栅电极导电体，被埋入在所述存储单元及周边电路区域的多个所述沟型元件隔离区中的至少一部分沟型元件隔离区的沟内部并通过施加规定的电压，使所述MOS晶体管的所述沟道区以下的区域耗尽。本专利技术的半导体存储装置的特征在于包括纵向MOS晶体管，所述纵向MOS晶体管包括半导体衬底；在该半导体衬底上划分为沟道区的第1导电类型的元件区；以夹置该元件区的方式形成的、在第1及第2沟槽中埋入且与所述元件区的侧面对置的第1及第2栅电极；在所述元件区和第1及第2栅电极之间设置的第1及第2栅绝缘膜；在所述元件区的表面形成的第2导电类型的漏区；和在所述半导体衬底的规定深度位置上埋入的第2导电类型的源区。本专利技术的半导体存储装置的制造方法的特征在于，在半导体衬底上形成由元件隔离绝缘膜划分的元件形成区，在所述半导体衬底中离子注入杂质，形成与所述元件形成区的底部相接的源区，在所述元件形成区中以规定距离形成至少两个沟槽，在由两个所述沟槽夹置的元件区的侧面形成栅绝缘膜，在所述各沟槽中埋入第1及第2栅电极，在所述元件区的表面形成漏区。附图说明图1是表示本专利技术第一实施例的MOS晶体管的平面布局的一个例子的图。图2是沿图1中II-II线剖切的沟道长度方向的剖面图。图3是沿图1中III-III线剖切的沟道宽度方向的剖面图。图4是表示将在图3中的STI(浅沟槽隔离)的元件隔离区的沟内部埋入的多晶硅引出而获得接触部的构造的一个例子的剖面图。图5是表示第一实施例的变形例的MOS晶体管的沟道宽度方向的剖面图。图6是表示第二实施例的MOS晶体管的沟道长度方向的剖面图。图7是表示第二实施例的沿MOS晶体管的沟道宽度方向剖切的一个例子的剖面图。图8是表示将在图7中的元件隔离区的沟内部埋入的多晶硅引出而获得接触部的构造的一个例子的剖面图。图9是表示第二实施例的变形例的MOS晶体管的沟道宽度方向的剖面图。图10是表示第三实施例的MOS晶体管的沟道宽度方向的剖面图。图11是表示将在图7中的元件隔离区的沟内部埋入的多晶硅引出而获得接触部的构造的一个例子的剖面图。图12是表示第三实施例的变本文档来自技高网...

【技术保护点】
一种半导体器件，包括： 半导体衬底； 形成在所述半导体衬底的表层部的ＭＯＳ晶体管的漏.源区； 形成在所述半导体衬底的所述漏.源区之间的沟道区的表面上的栅绝缘膜； 形成在所述栅绝缘膜上的栅电极； 多个沟型元件隔离区，通过在所述半导体衬底的表层部中形成的多个沟的内壁上形成绝缘膜而形成并从沟道宽度方向的两侧夹置所述漏、源区之间的沟道区；以及 背栅电极导电体，被埋入在所述多个沟型元件隔离区中的至少一个沟型元件隔离区的所述沟内部，通过施加规定的电压而使所述ＭＯＳ晶体管的所述沟道区以下的区域耗尽或对其进行电压控制。

【技术特征摘要】
JP 2001-4-26 129908/2001;JP 2001-7-2 201280/20011.一种半导体器件，包括半导体衬底；形成在所述半导体衬底的表层部的MOS晶体管的漏·源区；形成在所述半导体衬底的所述漏·源区之间的沟道区的表面上的栅绝缘膜；形成在所述栅绝缘膜上的栅电极；多个沟型元件隔离区，通过在所述半导体衬底的表层部中形成的多个沟的内壁上形成绝缘膜而形成并从沟道宽度方向的两侧夹置所述漏、源区之间的沟道区；以及背栅电极导电体，被埋入在所述多个沟型元件隔离区中的至少一个沟型元件隔离区的所述沟内部，通过施加规定的电压而使所述MOS晶体管的所述沟道区以下的区域耗尽或对其进行电压控制。2.如权利要求1所述的半导体器件，其特征在于，还包括连接到所述导电体上部的上部布线。3.如权利要求2所述的半导体器件，其特征在于，所述上部布线延伸到所述MOS晶体管的周边区域上。4.如权利要求1所述的半导体器件，其特征在于，所述MOS晶体管动态地存储将所述沟道区设定为第1电位的第1数据、和设定为第2电位的第2数据，所述第1数据通过在所述沟道区和所述漏区的结附近引起碰撞电离而被写入，所述第2数据通过在所述沟道区和所述漏区之间赋予正向偏置而被写入，其中所述沟道区通过与所述第1栅电极间的电容耦合被赋予规定的电位。5.如权利要求1所述的半导体器件，其特征在于，在所述沟型元件隔离区的沟内壁上形成的绝缘膜比所述栅绝缘膜厚。6.一种半导体器件，包括在支撑衬底上形成的绝缘膜上形成有硅层的SOI衬底；形成在所述SOI衬底的表层部的MOS晶体管的漏·源区；形成在所述半导体衬底的所述漏·源区间的沟道区的表面上的栅绝缘膜；形成在所述栅绝缘膜上的栅电极；多个沟型元件隔离区，通过在所述半导体衬底的表层部中形成的多个沟的内壁上形成绝缘膜而形成；背栅电极导电体，被埋入在所述多个沟型元件隔离区中的至少一部分沟型元件隔离区的所述沟内部并通过施加规定的电压使所述MOS晶体管的所述沟道区以下的区域耗尽；以及阱区，形成于所述SOI衬底的支撑衬底的表层部，与所述导电体的下面连接；所述沟型元件隔离区的沟内壁上形成的所述绝缘膜一直形成到所述导电体的上表面上，覆盖所述阱区上表面。7.如权利要求6的半导体器件，其特征在于，还包括连接到所述导电体上部的上部布线。8.如权利要求7的半导体器件，其特征在于，所述上部布线延伸到所述MOS晶体管的周边区域上。9.如权利要求6的半导体器件，其特征在于，所述MOS晶体管动态地存储将所述沟道区设定为第1电位的第1数据、和设定为第2电位的第2数据，所述第1数据通过在所述沟道区和所述漏区的结附近引起碰撞电离而被写入，所述第2数据通过在所述沟道区和所述漏区之间赋予正向偏置而被写入，其中所述沟道区通过与所述第1栅电极间的电容耦合被赋予规定的电位。10.一种半导体器件，包括存储单元阵列，由在半导体衬底上形成的存储单元用的多个MOS晶体管的排列构成；周边电路区域，形成在所述半导体衬底上；多个沟型元件隔离区，通过在各个所述存储单元阵列及周边电路区域中所述半导体衬底的表层部形成的沟的内壁上形成绝缘膜而形成；以及背栅电极导电体，被埋入在所述存储单元及周边电路区域的多个所述沟型元件隔离区中的至少一部分沟型元件隔离区的沟内部并通过施加规定的电压使所述MOS晶体管的所述沟道区以下的区域耗尽，或对其进行电压控制。11.如权利要求10的半导体器件，其特征在于，所述存储单元阵列的多个沟型元件隔离区从沟道宽度方向的两侧夹置所述MOS晶体管的漏·源区之间的沟道区，所述导电体被埋入形成于所述沟道宽度方向两侧的沟型元件隔离区的至少一个沟内部。12.如权利要求10的半导体器件，其特征在于，在形成在所述存储单元阵列及周边电路区域的各自的所述沟型元件隔离区中，只在形成于所述存储单元阵列的沟型元件隔离区的沟内部埋入所述导电体。13.如权利要求10的半导体器件，其特征在于，还包括通过接触部连接到所述导电体的上部的引出布线。14.如权利要求10的半导体器件，其特征在于，所述半导体衬底为在支撑衬底上形成的绝...

【专利技术属性】
技术研发人员：渡边伸一，大泽隆，须之内一正，竹川阳一，梶山健，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]