具有降低封装测试时间的半导体存储装置制造方法及图纸

本发明专利技术涉及一种半导体存储装置，尤其涉及半导体存储装置的封装和测试技术。本发明专利技术的目的是要提供一种能够以除了缺省带宽以外的带宽执行封装测试，而对于封装选择垫片，不用修正任何接线的半导体存储装置。本发明专利技术可以执行除了通过具有内部选择的导线连接所决定的缺省封装选择以外的其他封装选择。当封装级测试要使用除了对应缺省封装选择的带宽以外的其他带宽执行时，不需要修正接线。因此测试可以用高于对应缺省封装选择的带宽的带宽执行，所以可以降低封装测试时间。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体存储装置，尤其涉及半导体存储装置的封装和测试技术。
技术介绍
最近，半导体存储器领域的主要讨论点具有从集成度改变到运行速度的趋势。因此，高速同步存储器装置，如双倍数据率同步DRAM(DDR SDRAM)和RAMBUS DRAM已被当作新的主题的焦点。同步存储器装置是以和外部系统时钟同步地运行的存储器，而SDRAM已是DRAM当中商用存储器市场的主流。在输入/输出操作方面，SDRAM在与时钟的上升沿同步的每个时钟内存取一次数据。另一方面，诸如DDR SDRAM的高速同步存储器装置，其大量操作与时钟的下降沿和上升沿同步进行，所以在每一个时钟内可以执行两次数据存取。所制造的DRAM产品具有X4/X8/X16带宽。换言之，产品的带宽是根据客户的要求决定，而且DRAM产品依据带宽具有特殊的管脚排列和接线图1为传统的X4和X16 SDRAMs的管脚排列图(54支管脚)。参考图1，X16 SDRAM包含数据I/O管脚DQ0至DQ15，地址管脚A0至A12，库地址管脚BA0和BA1，电源管脚VDD，VSS，VDDQ和VSSQ，数据屏蔽管脚LDQM和UDQM，指令管脚/WE，/CAS，/RAS和/CS，时钟管脚CK，和时钟使能管脚CKE，而且它们每一个都经引线框与管芯的连接垫片作导线连接。在X16 SDRAM的情形中，16支DQ管脚全都使用，而且在54支管脚中只有一支管脚非连接脚(NC)。同时，因为X4 SDRAM只使用4只DQ管脚(即，DQ0，DQ1，DQ2和DQ3)，所以其他的12支DQ管脚是处于非连接脚状态。因为数据屏蔽管脚LDQM和UDQM中的低数据屏蔽管脚LDQM保留在NC状态，所以54支管脚共有14支管脚保留在NC状态。因为数据屏蔽信号是以比特为单位控制的，所以在X4或X8 SDRAM中，使用一支数据屏蔽管脚(DQM)，而在X16 SDRAM中，则使用2支数据屏蔽管脚(LDQM，UDQM)。图2为传统的X4/X8/X16 DDR SDRAMs的管脚排列图(66支管脚)。参考图2，除了DDR SDRAM使用数据选通管脚LDQS，UDQS和DQS，参考电压管脚VREF，时钟禁止管脚/CK之外，DDR SDRAM的管脚排列几乎和SDRAM类似。换言之，X16 DDR SDRAM使用16支DQ管脚，而X8DDR SDRAM使用8支DQ管脚。X4 DDR SDRAM使用4支DQ管脚。当X16 DDR SDRAM使用2支连接的数据屏蔽管脚LDM和UDM时，X4或X8 DDR SDRAM并没有使用低数据屏蔽管脚LDM，而仍保留在NC状态。此外，X4或X8 DDR SDRAM使用1支数据屏蔽管脚DM。当X16 DDRSDRAM使用2支连接的数据选通管脚LDQS和UDQS时，X4或X8 DDRSDRAM并没有使用低数据选通管脚LDQS，而仍保留在NC状态，所以只使用1支数据选通管脚DQS。如图1和图2所示，根据带宽，所有的半导体存储装置都具有特殊的管脚排列和接线。另一方面，半导体存储装置的集成度会增加，而且会有几千万个存储单元被集成在一个存储器芯片之中。若存储器存储单元数增加，则要花很多时间测试存储器存储单元是否正常或有缺陷。在此封装测试中，必须要考虑封装测试时间和测试结果的准确性。为了满足封装测试时间的这些要求，有人提出一种可以在同一时间进行多比特位访问的并行测试。但是，因为并行测试是通过数据压缩执行测试操作，所以筛选鉴别能力会退化。此外，并行测试具有不会反映因数据路径或电源噪声之间不同所产生的相对性的缺点。因此，为了更准确考核产品特性，必须使用测试时间很长的非压缩法。下面的说明是在非压缩法的假设下实行的。图3为根据封装选择的传统的导线连接图。参考图3，在X4产品100的情形中，封装选择垫片(PAD X4)101导线连接VDD管脚，而另一封装选择垫片(PAD X8)102导线连接VSS管脚。在图3中，暗的部分表示导线连接封装导线的连接垫片，而亮的部分表示悬空状态。另一方面，在X8产品110的情形中，封装选择垫片(PAD X4)111导线连接VSS管脚，而另一封装选择垫片(PAD X8)112导线连接VDD管脚。在X16产品120的情形中，封装选择垫片(PAD X4)121和(PAD X8)122都导线连接VSS管脚。图4为传统的封装选择信号生成电路方块图。参考图4，施加到封装选择垫片PDA X4和PAD X8的VDD或VSS是通过缓冲器单元130和140缓冲，然后输出成为封装选择信号sX4和sX8。这里，缓冲器单元130和140提供两个反相器。下面的表1是根据导线连接的操作带宽的封装选择表。 参考表1，若封装选择信号sX4和sX8分别为逻辑高(H)电位和逻辑低(L)电位，则对应的操作芯片为X4。若封装选择信号sX4和sX8分别为逻辑低(L)电位和逻辑高(H)电位，则对应的操作芯片为X8。若封装选择信号sX4和sX8都为逻辑低(L)电位，则对应芯片当作X16操作。下面的表2是传统的SDRAM(DDR SDRAM)的地址编码表。 参考表2，在X16封装的情形中，10个Y地址(行地址)Y0到Y9关于某一字元线依序计数。通过执行1024次测试，可以筛选鉴别连接到该字元线的所有存储单元。此时，通过焊接垫片，可以输入/输出16个数据。此外，在X8封装的情形中，11个Y地址Y0到Y11关于某一字元线依序计数。通过执行2048次测试，可以筛选鉴别连接到该字元线的所有存储单元。此时，通过连接垫片，可以输入/输出8个数据，所以，与X16封装比较，所花的测试时间长2倍。在X4封装的情形中，12个Y地址Y0到Y12关于某一字元线依序计数。通过执行4096次测试，可以筛选鉴别连接到该字元线的所有存储单元。此时，通过连接垫片，可以输入/输出4个数据，所以，与X16封装比较，所花的测试时间长4倍。换言之，当关于实际的DQ垫片数的DQ垫片的连接垫片较少时，数据一次输入/输出数就会减少，所以整个测试时间就会增加。根据上述的现有技术，关于封装选择垫片的接线一旦完成，只通过使用对应于测试模式操作和正常模式操作的接线状态的某个封装选择就能够执行测试。因此，X8或X4封装选择需要很长的测试时间。但是，换一个角度看，若只执行关于由封装选择垫片的导线连接所决定的某一封装选择的测试，则很难根据带宽的变化检测失效。因此，存在许多进行关于其他封装选择和对应封装选择的测试的情形。尤其是，在与X4或X8封装连接的产品的情形中，因为有些DQ管脚是在NC状态，所以很难测试带宽上限的封装特性。但是，在与X16封装连接的产品的情形中，可以测试X8或X4封装带宽的特性。当测试与X16封装连接的产品的假设特性时，为了测试X4或X8封装特性，必须修正关于封装选择垫片的接线。换言之，在测试完X8封装特性之后，再次修正接线，然后测试X8封装特性。在此情形下，因为对应个别的封装选择的接线需要修正，所以会有封装成本和测试时间增加的问题。
技术实现思路
因此，本专利技术的目的在于提供一种能以除了缺省带宽以外的带宽执行封装测试，而不用对封装选择垫片作任何接线修正的半导体存储装置。根据本专利技术的一个方面，提供有一种半导体存储装置，其包括至少一个在缺省封装本文档来自技高网...

【技术保护点】
一种半导体存储装置，包括： 至少一在缺省封装选择时用导线连接的封装选择垫片； 一缓冲器控制信号生成装置，用于产生缓冲器控制信号；以及 一缓冲装置，用于在正常模式下，对为了响应缓冲器控制信号而施加到封装选择垫片的信号进行缓冲，并且将缓冲信号当作封装选择信号输出，在测试模式下，阻挡施加到封装选择垫片的信号，并且将对应除了缺省封装选择以外的封装选择的信号当作封装选择信号输出。

【技术特征摘要】
KR 2002-6-24 35457/02;KR 2002-6-24 35451/021.一种半导体存储装置，包括至少一在缺省封装选择时用导线连接的封装选择垫片；一缓冲器控制信号生成装置，用于产生缓冲器控制信号；以及一缓冲装置，用于在正常模式下，对为了响应缓冲器控制信号而施加到封装选择垫片的信号进行缓冲，并且将缓冲信号当作封装选择信号输出，在测试模式下，阻挡施加到封装选择垫片的信号，并且将对应除了缺省封装选择以外的封装选择的信号当作封装选择信号输出。2.如权利要求1所述的半导体存储装置，还包括多个数据输入/输出管脚；以及多个连接到各个数据输入/输出管脚的导线。3.一种半导体存储装置，包括在缺省封装选择时用导线连接的第一和第二封装选择垫片；一缓冲器控制信号生成装置，用于产生缓冲器控制信号；一第一缓冲装置，用于在正常模式下，对为响应缓冲器控制信号而施加到第一封装选择垫片的信号进行缓冲，并且将缓冲信号当作第一封装选择信号输出，在测试模式下，阻挡施加到第一封装选择垫片的信号，并且将对应于除了缺省封装选择以外的封装选择的信号当作第一封装选择信号输出；以及在正常模式下，用于缓冲响应缓冲器控制信号，而施加到第二封装选择垫片的信号，并且输出缓冲信号当作第二封装选择信号，在测试模式下，阻挡施加到第二封装选择垫片的信号，并且输出对应除了缺省封装选择以外的封装选择信号当作第二封装选择信号的第二缓冲装置。4.如权利要求3所述的半导体存储装置，还包括多个数据输入/输出管脚；以及多个连接到各个数据输入/输出管脚的导线。5.如权利要求4所述的半导体存储装置，其中，第一缓冲装置包括一用于反相缓冲器控制信号的第一反相装置；一第一与非门，用于对施加到第一封装选择垫片的信号和第一反相装置的输出作与非逻辑运算；以及一第二反相装置，用于反相第一与非门的输出，而且输出第一封装选择信号。6.如权利要求5所述的半导体存储装置，其中，第二缓冲装置包括一第三反相装置，用于反相缓冲器控制信号；一第二与非门，用于对施加到第二封装选择垫片的信号和第三反相装置的输出作与非逻辑运算；以及一第四反相装置，用于反相第二与非门的输出，而且输出第二封装选择信号。7.如权利要求5所述的半导体存储装置，其中，第二缓冲装置包括一第三反相装置，用于对施加到第二封装选择垫片的信号反相；一第四反相装置，用于反相缓冲器控制信号；以及一第二与非门，用于对第三和第四反相装置的输出作与非逻辑运算。8.如权利要求4所述的半导体存储装置，其中，第一缓冲装置包括一第一反相装置，用于对施加到第一封装选择垫片的信号反相；以及一第一或非门，用于对第一反相装置的输出和缓冲器控制信号作或非逻辑运算，而且输出第一封装选择信号。9.如权利要求8所述的半导体存储装置，其中，第二缓冲装置包括一第二反相装置，用于对施加到第二封装选择垫片的信号反相；以及一第二或非门，用于对第二反相装置的输出和缓冲器控制信号作或非逻辑运算，而且输出第二封装选择信号。10.如权利要求8所述的半导体存储装置，其中，第二缓冲装置包括用于反相施加到第二封装选择垫片的信号和缓冲器...

【专利技术属性】
技术研发人员：李准根，李炳在，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]