多芯片半导体封装件及其制法制造技术

一种多芯片半导体封装件及其制法，制备一具有一上表面及一下表面的基板，使至少一第一芯片接置在基板的上表面上。然后，敷设一不具导电性的材料至第一芯片及基板的上表面上的预定部位。接着，接置至少一第二芯片在不具导电性的材料上，第二芯片形成至少一不会干扰第一芯片的悬浮部分，其中，不具导电性的材料的面积是至少对应第二芯片的面积，使第二芯片的悬浮部分支撑在不具导电性的材料上。由于第二芯片完全支撑在不具导电性的材料上，能够避免第二芯片产生裂损，确保制成封装产品的结构完整及可靠性。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是关于一种多芯片半导体封装件，特别是关于一种半导体封装件，它可在一芯片承载件上接置多个芯片，以及该半导体封装件的制法。
技术介绍
为有效增进电性功能及操作性能，一个较好的方法是，将多个芯片接置在单一封装结构中，从而形成多芯片半导体封装件。如图3所示，现有的多芯片半导体封装件1是一个以基板为芯片承载件的结构，使第一芯片10接置在基板11上、并通过多条第一焊线12电性连接至基板11。第二芯片13是堆栈在第一芯片10上、并通过多条第二焊线14电性连接至基板11。然后，用形成在基板11上的封装胶体15，包覆第一芯片10与第二芯片13、以及第一焊线12与第二焊线14。接着，在基板11上相对于封装胶体15的部位植接多个焊球16，使焊球16作为输入/输出(Input/Output)端，用以电性连接第一芯片10与第二芯片13至外界装置，如印刷电路板(Printed Circuit Board，未图标)。然而，该多芯片半导体封装件1的缺点在于芯片尺寸受到限制，也就是，第二芯片13的尺寸需小于第一芯片10的尺寸，以使第二芯片13不会干扰与第一芯片10焊接的第一焊线12的布设。有鉴于此，如图4A及图4B所示，另一多芯片半导体封装件1能够解决上述芯片尺寸受限制的问题，它是以交错(Stagger)方式堆栈第二芯片13在第一芯片10上，使第二芯片13部分地与第一芯片10接触。此结构能够弹性地设置任何相对于第一芯片10尺寸的第二芯片13，而不会干扰与第一芯片10连接的第一焊线12。然而，由于第一芯片10与第二芯片13间部分或不完全接触，至少一部份的第二芯片13无法获得来自第一芯片10的支持而形成悬浮部份(Suspension Portion)130，且与第二焊线14焊接的第二芯片13的焊垫131位于悬浮部份130上。在进行焊线(Wire-Bonding)作业以形成第二焊线14时，焊线机(未图标)会施加一强大的力量至焊垫131，有可能造成第二芯片13没有第一芯片10支持的悬浮部份130产生裂损。针对上述问题，图5显示又一多芯片半导体封装件1″，其在悬浮部份130与基板11间形成有多个支撑件17，使支撑件17大致设置在对应第二芯片13的焊垫131(焊接有第二焊线14)的部位，从而增进对第二芯片13及悬浮部份130的机械强度与支撑。因此，在形成第二焊线14时，第二芯片13能够抵抗焊线机对第二芯片施加的力，而避免悬浮部份130产生裂损。然而，上述使用支撑件17的多芯片半导体封装件1″导致诸多问题。其一为气洞(Void)或气爆(Popcorn Effect)现象，由于支撑件17的设置使第一芯片10与支撑件17之间形成间隙G，进行模压(Molding)作业，用树脂化合物形成包覆芯片的封装胶体15时，较窄间隙G会改变流经其中的树脂化合物的流动路径，使空气或气洞滞留在间隙G中；残留在封装胶体15中的气洞使半导体封装件1″在后续制程中产生气爆现象，影响制成封装品的可靠性。
技术实现思路
本专利技术的一目的在于提供一种多芯片半导体封装件及其制法，能够避免载置在半导体封装件中的芯片在制程中产生裂损。本专利技术的另一目的在于提供一种多芯片半导体封装件及其制法，使用一不具导电性的材料与敷设有该不具导电性的材料的芯片之间不会形成间隙，因而不会造成气洞或气爆现象。本专利技术的又一目的在于提供一种多芯片半导体封装件及其制法，能够增进芯片的机械强度、且减少施加至芯片的热应力，使得芯片薄化而利于降低整体封装结构的厚度。本专利技术的又一目的在于提供一种多芯片半导体封装件及其制法，使一不具导电性的材料敷设至芯片上，能够避免外界水气侵入芯片，从而确保半导体封装件的可靠性。本专利技术一种多芯片半导体封装件，包括一基板，具有一上表面及一相对的下表面；至少一第一芯片，接置在该基板的上表面上；一不具导电性的材料，敷设至该第一芯片及基板的上表面上的预定部位；至少一第二芯片，接置在该不具导电性的材料上，该第二芯片至少形成一不会干扰该第一芯片的悬浮部分，其中，该不具导电性的材料的面积是至少对应于该第二芯片的面积，以使该第二芯片的悬浮部分支撑在该不具导电性的材料上；以及一封装胶体，形成在该基板的上表面上，用以包覆该第一芯片与第二芯片。上述多芯片半导体封装件的制法，包括下列步骤制备一基板，该基板具有一上表面及一相对的下表面；接置至少一第一芯片在该基板的上表面上；敷设一不具导电性的材料至该第一芯片及基板的上表面上的预定部位；接置至少一第二芯片在该不具导电性的材料上，该第二芯片至少形成一不会干扰该第一芯片的悬浮部分，其中，该不具导电性的材料的面积是至少对应于该第二芯片的面积，以使该第二芯片的悬浮部分支撑在该不具导电性的材料上；以及形成一封装胶体在该基板的上表面上，使该封装胶体包覆该第一芯片与第二芯片。上述半导体封装件具有诸多优点。首先，由于第二芯片完全支撑在不具导电性的材料上，进行焊线作业以形成第二焊线时，能够避免第二芯片的悬浮部分在遭受焊线机施加焊线力时产生裂损，能确保第二芯片的结构完整。再者，不具导电性的材料直接敷设在第一芯片上，不会在不具导电性的材料与第一芯片间形成间隙，在形成封装胶体时不会造成气洞或气爆现象。此外，第二芯片的一表面是粘设在不具导电性的材料(如具有弹性的胶粘剂)上，而第二芯片的一相对表面是以封装胶体包覆，这种双面包覆结构能够增进第二芯片的机械强度，且不具导电性的材料(具有一定的弹性)能够提供缓冲功效，在后续高温环境下可减少封装胶体施加在第二芯片的热应力，同时能够进一步薄化第二芯片，有利于降低整体封装结构的厚度。再有，由于不具导电性的材料是部分或完全地包覆第一芯片，因此能够避免外界水气侵入第一芯片，确保半导体封装件的可靠性。附图说明为让本专利技术的上述及其它目的、特征以及优点能更明显易懂，将与较佳实施例，并配合附图，详细说明本专利技术的实施例，附图的内容简述如下图1A至图1F是本专利技术的实施例1的半导体封装件的制造过程示意图；图2A至图2D是本专利技术的实施例2的半导体封装件的制造过程示意图；图3是一现有半导体封装件的剖视图；图4A是另一现有半导体封装件的剖视图；图4B是显示图4A的半导体封装件的芯片布设的上视图；以及图5是又一现有半导体封装件的剖视图。具体实施例方式以下配合所图1A至图1F，以及图2A至图2D详细说明本专利技术所的多芯片半导体封装件及其制法的实施例。实施例1图1A至图1F是本专利技术的实施例1的半导体封装件2的制程步骤。如图1A所示，首先，制备一基板片(Substrate Plate)20，它是由多条基板21整合而成，相邻基板21以图中虚线分界。各基板21具有一上表面210及一相对的下表面21。基板片20主要由现有树脂材料如环氧树脂(Epoxy Resin)、聚酰亚胺(Polyimide)、BT(Bismaleimide Triazine)树脂、FR-4树脂等制成。如图1B所示，接置至少一第一芯片22在各基板21的上表面210上。第一芯片22具有一作用表面220及一相对的非作用表面222，该作用表面220布设有多个电子器件及电路(未图标)以及焊垫221。使第一芯片22的非作用表面222粘设在对应的基板21的上表面210上。然后，进行一焊线(Wire-Bonding)作业，以形成本文档来自技高网...

【技术保护点】
一种多芯片半导体封装件，其特征在于，该半导体封装件包括：一基板，具有一上表面及一相对的下表面；至少一第一芯片，接置在该基板的上表面上；一不具导电性的材料，敷设至该第一芯片及基板的上表面上的预定部位；至少一第二芯片，接置在该不 具导电性的材料上，该第二芯片至少形成一不会干扰该第一芯片的悬浮部分，其中，该不具导电性的材料的面积是至少对应于该第二芯片的面积，使该第二芯片的悬浮部分支撑在该不具导电性的材料上；以及一封装胶体，形成在该基板的上表面上，用以包覆该第一 芯片与第二芯片。

【技术特征摘要】
1.一种多芯片半导体封装件，其特征在于，该半导体封装件包括一基板，具有一上表面及一相对的下表面；至少一第一芯片，接置在该基板的上表面上；一不具导电性的材料，敷设至该第一芯片及基板的上表面上的预定部位；至少一第二芯片，接置在该不具导电性的材料上，该第二芯片至少形成一不会干扰该第一芯片的悬浮部分，其中，该不具导电性的材料的面积是至少对应于该第二芯片的面积，使该第二芯片的悬浮部分支撑在该不具导电性的材料上；以及一封装胶体，形成在该基板的上表面上，用以包覆该第一芯片与第二芯片。2.如权利要求1所述的半导体封装件，其特征在于，它还包括多个焊球，植接在该基板的下表面上。3.如权利要求1所述的半导体封装件，其特征在于，该不具导电性的材料是一具有弹性的胶粘剂。4.如权利要求1所述的半导体封装件，其特征在于，该不具导电性的材料是夹置在该第一芯片与第二芯片之间。5.如权利要求1所述的半导体封装件，其特征在于，该第二芯片的悬浮部分是支撑在该不具导电性的材料敷设至该基板上的部分。6.如权利要求1所述的半导体封装件，其特征在于，该第二芯片是与该第一芯片成交错方式设置。7.如权利要求1所述的半导体封装件，其特征在于，该第二芯片是与该第一芯片成平行方式设置。8.如权利要求1所述的半导体封装件，其特征在于，该第二芯片的面积是大于该第一芯片的面积。9.如权利要求1所述的半导体封装件，其特征在于，该第一芯片与第二芯片是通过多条焊线电性连接至该基板。10.一种多芯片半导体封装件的制法，其特征在于，它包括下列步骤制备一基板，...

【专利技术属性】
技术研发人员：蔡宪聪，苏文生，陈坤煌，林进兴，许祐铭，吴文隆，
申请(专利权)人：联测科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]