具有拾取结构的半导体存储器件制造技术

一种半导体存储器件，包括：第一晶体管区，其被第一类型掺杂剂掺杂，以便具有多个第二类型晶体管；第二晶体管区，其被第二类型掺杂剂掺杂，以便具有多个第一类型晶体管；第一保护环区，其被第一和第二晶体管区之间的第一类型掺杂剂掺杂；以及第二保护环区，其被第一和第二晶体管区之间的第二类型掺杂剂掺杂，其中，第二保护环区在从第一晶体管区到第二晶体管区的方向上和第一保护环区平行分布。

【技术实现步骤摘要】

本专利技术涉及一种半导体存储器件，尤其涉及如何设计半导体存储器件中的保护环区，以便有效地降低整个半导体存储器件的面积。
技术介绍
典型的半导体存储器件具有多个N信道金属氧化物半导体(NMOS)晶体管和多个P信道金属氧化物半导体(PMOS)晶体管。每个金属氧化物半导体(MOS)晶体管都具有四个端，即源极、漏极、栅极和基体。其中，基体通常形成阱区。阱区的掺杂剂浓度比源极或漏极的掺杂剂浓度大约低1/10000或1/1000000倍。一般地，PMOS晶体管形成于一个N阱区中，NMOS晶体管形成于一个P阱区中。为防止MOS晶体管出现操作错误，N阱区和P阱区分别采用适当的偏压(典型地，适当的偏压称为体偏压(bulk bias))通常，N阱区采用接地电压VSS或反馈偏压VBB。另外，P阱区采用高电平供电电压VPP。其中，高电平供电电压VPP的电压电平高于供电电压VDD。同时，为将体偏压提供给N阱区或P阱区，N阱区或P阱区应连接到一个导体。然而，如果导电性强的导体，例如金属，连接到N阱区或P阱区，则接触电阻会非常大。因此，接触电阻大导致MOS晶体管不能正常工作。因此，阱区(P阱区或N阱区)的一侧，即源极或漏极形成处的对侧也采用在相同的阱区中掺杂的相同的掺杂剂进行掺杂。之后，在阱区中产生了一个相对高掺杂度区，例如保护环区。例如，阱区中的相对高掺杂度区的密度大约为1E20/cm3。然后，为防止PMOS晶体管和NMOS晶体管之间发生闭锁现象，通过相对高掺杂度区对阱区提供体偏压。其中，相对高掺杂度区称为保护环区或拾取区。在动态随机存取存储器(DRAM)中，半导体存储器件的核心区中包含的由外围电路，即读出放大器、子字线驱动器、行译码器、列译码器等占用的每个单元矩阵外围区的尺寸对减小半导体存储器件的芯片尺寸都是非常重要的因素。因为外围电路重复地分布于每个单元矩阵(单元阵列)或每个存储体中。其中，为了将体偏压提供给阱区并防止闭锁现象的发生，单元矩阵外围区应包括保护环区。保护环区可以在形成MOS晶体管的源极和漏极区的同时形成。因此，无需额外的制作步骤，但基体有形成保护环区的足够的区域。然而，为形成上述过程中的保护环区，还存在一些限制，例如，PMOS晶体管的激活区和NMOS晶体管的激活区之间的距离最短，NMOS晶体管的激活区的宽度最小，NMOS晶体管的激活区和N阱区等之间的距离最小。也就是说，由于存在上述限制来保证半导体存储器件的稳定工作，增大半导体存储器件的芯片尺寸是必然的。图1所示为现有技术中半导体存储器件的体偏压布局的方框图。如图所示，在半导体存储器件中，有一个PMOS晶体管区10、一个NMOS晶体管区12、一个N阱保护环区14和一个P阱保护环区16。PMOS晶体管区10包括多个PMOS晶体管，NMOS晶体管区12包括多个NMOS晶体管。其中，根据提供给每个区的电压电平，即体偏压电平，对N阱保护环区14和P阱保护环区16进行划分。即，P阱保护环区16的体偏压是VBB或接地电压，但N阱保护环区14的体偏压是VPP。因此，可以防止P阱区和N阱区之间发生闭锁现象。参考图1，N阱保护环区14在y轴方向和P阱保护环区16平行分布。然而，由于对每个N阱保护环区14和每个P阱保护环区16提供VPP或接地电压，可以保证N阱保护环区14和P阱保护环区16之间分开的距离最小，以保证半导体存储器件稳定工作。因此，保护环区的尺寸增加了，半导体存储器件的芯片尺寸也增加了。为减小半导体存储器件的芯片尺寸，人们建议并考虑到保护环区只有N阱保护环区14和P阱保护环区16之一。然而，在这种情况下，MOS晶体管被闭锁现象产生的热量恶化，而且半导体存储器件的工作不稳定。图2所示为现有技术中半导体存储器件的核心区中包含的保护环区布局方框图。如图所示，该核心区包括多个单元矩阵区MAT、多个读出放大器区SA、多个子字线区SWD和一个交叉区CA。单元矩阵区MAT具有多个单位单元。具有多个读出放大器的读出放大器区SA沿x轴方向被分布在单元矩阵区MAT之间。而且，子字线区SWD沿y轴方向被分布在单元矩阵区MAT之间。交叉区CA是读出放大器区SA与子字线区SWD交叉相连所在的区域。典型地，如果未示，功率网格线分布于多个单元矩阵区MAT之上。而且，多个读出放大器驱动器和输入—输出开关分布于交叉区CA上。换句话说，如图2所示，读出放大器区SA和子字线区SWD仅包括N阱保护环区，该N阱保护环区采用VPP，即高于供电电压VDD的电压。而且，交叉区CA仅具有P阱保护环区，该P阱保护环区采用VBB，即反馈偏压。其中，交叉区CA的P阱保护环区耦合到P阱区；因此，VBB被提供给子字线区SWD的P阱区。因此，可以在读出放大器区SA、子字线区SWD和交叉区CA之一中仅设置一种类型的阱区，例如P阱保护环区或N阱保护环区。然而，在这种情况下，由于交叉区CA包括采用VBB的P阱保护环区，因此不能被有效利用。图3所示为现有技术中半导体存储器件中的读出放大器区的布局的俯视图。如图所示，N阱区包括一个PMOS晶体管区和一个N阱保护环区。PMOS晶体管区具有多个作为驱动器的PMOS晶体管，这些PMOS晶体管都用于激活或去激活一条RTO线，RTO线是每个读出放大器中使用的一种控制信号。NMOS晶体管区具有多个NMOS晶体管，这些PMOS晶体管都是驱动器，都用于激活或去激活SB线，SB线是每个读出放大器中使用的一种控制信号。其中，N阱保护环区和P阱保护环区在NMOS晶体管区和PMOS晶体管区之间沿垂直于横穿每个第二金属线M2的方向平行分布。此外，有两条金属线M1，每一条都与每个N阱保护环区和P阱保护环区交迭。由于上述两条第一金属线M1彼此相邻平行分布，因此会发生串话现象，而且也增加了两条第一金属线M1的容量。
技术实现思路
因此，本专利技术的目的是提供一种半导体存储器件，使得由P阱保护环区和N阱保护环区引起的芯片尺寸的增加达到最小。此外，本专利技术的另一目的是提供一种半导体存储器件，有效利用交叉区，即半导体存储器件的核心区中读出放大器区SA交叉连接到子字线区SWD的区。根据本专利技术的一个方面，提供了一种半导体存储器件，包括第一晶体管区，其被第一类型掺杂剂掺杂，以便具有多个第二类型晶体管；第二晶体管区，其被第二类型掺杂剂掺杂，以便具有多个第一类型晶体管；第一保护环区，其被第一和第二晶体管区之间的第一类型掺杂剂掺杂；以及第二保护环区，其被第一和第二晶体管区之间的第二类型掺杂剂掺杂，其中，第二保护环区在从第一晶体管区到第二晶体管区的方向上和第一保护环区平行分布。附图说明通过下述优选实施例结合附图的描述，本专利技术的上述及其它目的与特点将会变得更加明显，其中图1所示为现有技术中半导体存储器件的体偏压布局的方框图；图2所示为现有技术中半导体存储器件的核心区中包含的保护环区布局方框图；图3所示为现有技术中半导体存储器件中的读出放大器区的布局的俯视图；图4所示为根据本专利技术第一实施例的半导体存储器件的体偏压布局的方框图；图5所示为根据本专利技术第一实施例的在核心区中的保护环区布局的方框图；图6所示为根据本专利技术第二实施例的半导体存储器件的体偏压的方框图；图7所示为根据本专利技术的半导体存储器件的读出放大器区的布局的俯视图。具体实施例方式以下，将参本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：第一晶体管区，其被第一类型掺杂剂掺杂，以便具有多个第二类型晶体管；第二晶体管区，其被第二类型掺杂剂掺杂，以便具有多个第一类型晶体管；第一保护环区，其被第一和第二晶体管区之间的第一类型掺杂剂掺 杂；以及第二保护环区，其被第一和第二晶体管区之间的第二类型掺杂剂掺杂，其中，第二保护环区在从第一晶体管区到第二晶体管区的方向上和第一保护环区平行分布。

【技术特征摘要】
KR 2003-6-24 10-2003-0040992;KR 2003-10-31 10-20031.一种半导体存储器件，包括第一晶体管区，其被第一类型掺杂剂掺杂，以便具有多个第二类型晶体管；第二晶体管区，其被第二类型掺杂剂掺杂，以便具有多个第一类型晶体管；第一保护环区，其被第一和第二晶体管区之间的第一类型掺杂剂掺杂；以及第二保护环区，其被第一和第二晶体管区之间的第二类型掺杂剂掺杂，其中，第二保护环区在从第一晶体管区到第二晶体管区的方向上和第一保护环区平行分布。2.如权利要求1所述的半导体存储器件，还包括第三保护环区，其被第一和第二晶体管区之间的第一类型掺杂剂掺杂，且在从第一晶体管区到第二晶体管区的方向上和第二保护环区平行分布。3.如权利要...

【专利技术属性】
技术研发人员：朴炳权，朴敬旭，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]