本发明专利技术涉及电容元件及半导体存储装置，电容元件（２２），具有立体形状的下部电极（１９），和该下部电极（１９）相对形成的上部电极（２１），和在下部电极（１９）和上部电极（２１）之间形成的由结晶化的铁电体构成的电容绝缘膜（２０）。电容绝缘膜（２０）的膜厚设定在１２．５ｎｍ以上而且在１００ｎｍ以下，进一步，铁电体具有多结晶结构时，其结晶粒径设定在１２．５ｎｍ以上而且在２００ｎｍ以下。从而在具有立体形状的下部电极和由铁电体构成的电容绝缘膜的电容元件及使用它的半导体存储装置中，通过简易的方法，防止铁电体中的极化特性劣化，不给电容元件的数据保持特性带来不良影响。
【技术实现步骤摘要】
本专利技术涉及一种以铁电体为电容绝缘膜、具有立体结构的电容元件及使用它的半导体存储装置。
技术介绍
近几年来，为了将现有技术所没有的可以低电压和高速度进行写入及读出动作的非易失性RAM(Nonvolatile Random Access Memory)实用化，对具有自然极化特性的铁电体膜的研制开发正在积极地进行。特别是为了实现将兆比特级的半导体存储装置搭载在用设计尺寸在0.18μm以下的互补型MOS晶体管(CMOSComplementary Metal-Oxide Semiconductor)构成的大规模集成电路(LSILarge-Scale Integrated circuit)上，就必须开发尽管面积小却能够实现大容量的具有立体结构的电容元件。具有这种立体结构的电容元件，通常必须在表面形成凹凸状的下部电极之上，形成电容绝缘膜——铁电体膜。为了更加高集成化，一方面需要将电容元件立体化，缩小其横向(与基板主面平行的方向)的尺寸；另一方面为了确保该电容元件的电容，又需要尽量使铁电体膜的膜厚变薄。所以，对于膜厚很薄的铁电体膜，必须实现良好的极化特性。下面，使用图6及图7，讲述现有技术示例中涉及的电容元件(例如，参阅专利文献1)。图6表示现有技术的使用具有立体结构的电容元件的半导体存储装置(DRAM)主要部件的剖面结构。正如图6所示，在形成半导体元件及布线(图中未示出)的半导体基板101上，形成第1硅氧化膜102；在该第1硅氧化膜102上，形成由掺入n型杂质的低电阻多晶硅构成的针形接点103。在第1硅氧化膜102上，依次堆积硅氮化膜104及第2硅氧化膜105，在这些硅氮化膜104及第2硅氧化膜105上，分别形成深孔106，以便使各针形接点103露出来。各深孔106的直径约0.3μm，深度约1.3μm，其纵横尺寸比在4以上。在各深孔106的低面及内壁上，形成表面粗糙的由多晶硅构成的下部电极107。下部电极107，从下面起，堆积由硅氮化膜及氧化钽(Ta2O5)的层叠体构成的电容绝缘膜108，在该电容绝缘膜108上，堆积、形成由氮化钛(TiN)构成的上部电极109。由这些下部电极107、电容绝缘膜108及上部电极109构成信息存储用电容元件。在这里，据记载，电容绝缘膜108使用的、由铁电体构成的氧化钽(Ta2O5)，如图7所示，应该满足下述两个要求使漏泄电流最小，以及使氧化钽换算成硅氧化膜(SiO2)时的有效膜厚最小，所以最好将其膜厚设置在4nm～7nm的范围内。特开2001-53250(第5～9页 ～ 、第9图及第12图)可是，构成所述现有技术的电容元件的电容绝缘膜上使用铁电体的结构，不能实现良好的特性，所以存在着不能实现高性能的非易失性存储器装置的问题。下面，详细讲述其理由。正如所述现有技术的示例所示，在电容绝缘膜上使用氧化钽之类的铁电体材料时，在薄膜化之际，只注意两点。其一是使通过电容绝缘膜108的漏泄电流最小，其二是使换算成硅氧化膜的有效膜厚最小。与此不同，在电容绝缘膜上使用铁电体材料时，为了利用铁电体的自然极化特性存储数据，在薄膜化之际能够实现良好的极化特性，是一个最重要的课题。对于这一课题，本专利申请人进行了各种各样的研究，结果发现铁电体膜的膜厚达到某种膜厚以下后，极化特性就急剧劣化。另外，还发现铁电体膜的结晶粒径，达到某种大小以下后，极化特性也急剧劣化。下面，讲述其详细情况。由于铁电体膜的极化，是通过结晶中的离子的位移显示出来的，所以为了实现良好的极化特性，在铁电体膜的几乎全部区域，都应该用结晶体构成。可是，在铁电体膜和电极的交界区，却成为不完全的结晶体或近似于非晶形的状态。其结果，当膜厚薄到该交界区的影响相当显著的程度后，就不能实现良好的极化特性。另外，铁电体的结晶颗粒直径变小后，结晶中的离子的位移量就变小，进而，在铁电体膜占据的结晶区域变小后，晶粒边界区域就会增大，从而不能得到良好的极化特性。这样，具有现有技术的电容元件的半导体存储装置，由于在电容绝缘膜中使用铁电体膜时，不能得到良好的物理特性，所以存在不能实现高性能的非易失性存储装置的问题。
技术实现思路
本专利技术就是要解决现有技术中的这个问题，目的是通过简单的方法，在具有立体结构的下部电极和由铁电体构成的电容绝缘膜的电容元件及使用它的半导体存储装置中，防止铁电体中的极化特性的劣化，避免给电容元件的数据保持特性带来不良影响。为了达到所述的目的，本专利技术涉及的电容元件，其特征在于，是以具有立体形状的下部电极、与下部电极相对形成的上部电极、在下部电极和上部电极之间形成的由结晶化的铁电体构成的电容绝缘膜的电容元件为对象，将其膜厚设定在12.5nm以上而且在100nm以下。采用本专利技术的电容元件后，正如后文所述，能够防止构成具有立体形状的电容绝缘膜的极化特性的劣化，所以能用较小的面积，实现数据保持特性优异的大容量的非易失性半导体存储装置。在本专利技术的电容元件中，铁电体具有多结晶结构，其结晶粒径最好在12.5nm以上而且在200nm以下。这样，即使铁电体由多结晶体构成时，也能确实防止铁电体的极化特性的劣化。在本专利技术的电容元件中，给电容绝缘膜外加的电压，最好在0.3V以上而且在2.5V以下。另外，给电容绝缘膜外加的电场，最好在250KV/cm2以上。这样，由于能使决定被电容元件保持的数据“1”和数据“0”的电荷量之比，成为足够大的值，所以可以实现良好的数据保持特性。在本专利技术的电容元件中，电容绝缘膜最好由从SrBi2(TaXNb1-X)2O9、Pb(ZrXTi1-X)O3及(BiXLa1-X)4Ti3O12(分子式中，x是0≤x≤1。)中选择的一种材料构成。这样，就能够实现极化特性优异的铁电体。在本专利技术的电容元件中，下部电极最好具有截面凸型形状，下部电极的高度与宽度之比(高度/宽度)的值最好在1以上。这时，下部电极的宽度最好在0.2μm以上而且在1.0μm以下。这样，由于能够加大电容绝缘膜的表面积，所以能够积蓄保持数据所需要的足够的电荷量，而且还能实现良好的极化特性。另外，在本专利技术的电容元件中，下部电极最好沿着第1层间绝缘膜上形成的孔的底面及侧面形成，孔的深度和直径之比(深度/宽度)的值最好在1以上。这时，孔的直径最好在0.2μm以上而且在0.8μm以下。这样，由于能够加大电容绝缘膜的表面积，所以能够积蓄保持数据所需要的足够的电荷量，而且还能实现良好的极化特性。本专利技术涉及的半导体存储装置，其特征在于，具有本专利技术的电容元件，在半导体基板上形成的具有源极区及漏极区的晶体管，在半导体基板上形成的覆盖晶体管的第2层间绝缘膜，在第2层间绝缘膜上形成的与晶体管的源极区或漏极区电连接的插塞；电容元件的下部电极与插塞连接。采用本专利技术的半导体存储装置后。由于具有本专利技术的电容元件，所以能够实现可以在由设计尺寸在0.18μm以下的CMOS晶体管构成的LSI上形成的具有优异的数据保持特性的半导体存储装置。采用本专利技术涉及的电容元件及使用它的半导体存储装置后，将由铁电体构成的具有立体形状的电容绝缘膜的膜厚设定在12.5nm以上而且在100nm以下，进而在铁电体是多结晶体时，将其粒径控制在12.5nm以上而且在200nm以下，从而能够防止铁电体中的极化特性的劣化，实现良好的数据保持特本文档来自技高网...
【技术保护点】
一种电容元件，其特征在于：具有：立体形状的下部电极、与所述下部电极相对向形成的上部电极、以及在所述下部电极和所述上部电极之间形成的由结晶化的铁电体构成的电容绝缘膜，将所述电容绝缘膜的膜厚设定在１２．５ｎｍ以上而且在１ ００ｎｍ以下。
【技术特征摘要】
JP 2003-9-2 2003-3094811.一种电容元件，其特征在于具有立体形状的下部电极、与所述下部电极相对向形成的上部电极、以及在所述下部电极和所述上部电极之间形成的由结晶化的铁电体构成的电容绝缘膜，将所述电容绝缘膜的膜厚设定在12.5nm以上而且在100nm以下。2.如权利要求1所述的电容元件，其特征在于所述铁电体具有多结晶结构，其结晶粒径在12.5nm以上而且在200nm以下。3.如权利要求1或2所述的电容元件，其特征在于给所述电容绝缘膜外加的电压，在0.3V以上而且在2.5V以下。4.如权利要求1或2所述的电容元件，其特征在于给所述电容绝缘膜外加的电场，在250KV/cm2以上。5.如权利要求1或2所述的电容元件，其特征在于所述电容绝缘膜由从SrBi2(TaxNb1-x)2O9、Pb(ZrxTi1-x)O3及(BixLa1-x)4T...
【专利技术属性】
技术研发人员：长野能久，林慎一郎，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]
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