半导体装置组及其制造方法、半导体装置及其制造方法制造方法及图纸

一种半导体装置组及其制造方法，能优先开发不混装非易失性存储器工艺技术，同时在不混装非易失性存储器的半导体装置和混装非易失性存储器的半导体装置间可使用公共设计宏。半导体装置组包括：包含第一设计宏和非易失性存储器的第一半导体装置；包含与第一设计宏有相同性的第二设计宏、不包含非易失性存储器的第二半导体装置，第一设计宏有在第一半导体基板形成的第一活性区域和第一元件分离区域，第二设计宏有在第二半导体基板形成的第二活性区域和第二元件分离区域，第一活性区域截面上端部的曲率半径大于第二活性区域截面上端部的曲率半径，第一活性区域表面与第一元件分离区域表面的高差大于第二活性区域表面与第二元件分离区域表面的高差。

【技术实现步骤摘要】

本专利技术涉及混装有非易失性半导体存储器的逻辑半导体装置及其制造方法、以及包含未混装有非易失性半导体存储器的半导体装置和混装有非易失性半导体存储器的半导体装置的半导体装置组及其制造方法、该半导体装置组中所包含的半导体装置。
技术介绍
混装有非易失性半导体存储器的逻辑半导体装置形成CPLD(合成可编程逻辑装置Complex Programmable Logic Device)、FPGA(场可编程栅阵列Field Programmable Gate Array)这样的产品领域，因其可编程的特性而导致形成很大的市场。FPGA基本上通过在芯片上铺设以SRAM为基础的可再配置的布线等而构成。此外，可再配置的具体程序数据存储在作为另一芯片的快闪存储器(闪存Flash EPROM)等中。并且，每当接通电源时，存储在快闪存储器中的数据传递到FPGA芯片，进行编程。采用这种结构时，会产生电源接通时上升延迟、程序数据能从外部取出、在安全性方面不佳等问题。为解决这种问题，开发了在同一芯片上混装可存储程序数据的快闪存储器的FPGA芯片。但是，混装有快闪存储器的FPGA芯片的制造工序与通常的FPGA芯片相比增加了用于形成快闪存储器的工序部分的工序数，出现制造成本增加的新问题。由于这种背景，假定在需要高安全性的FPGA中使用快闪存储器混装芯片、而在相比于安全性更重视芯片价格的FPGA中使用仅由逻辑电路构成的芯片。二者在芯片结构上不同，作为FPGA的功能基本相同，可使用相同设计宏来设计。因此，努力使经过混装快闪存储器的制造工艺而制造的晶体管特性和经过不混装快闪存储器的制造工艺而制造的晶体管特性尽可能彼此接近。专利文献1中公开一种制造工艺，在形成快闪存储器元件的阱、形成高电压晶体管的阱、快闪存储器元件的浮动栅等形成后，形成构成主逻辑电路的晶体管的阱等。这样，通过在构成逻辑电路的晶体管的制造工艺之前进行快闪存储器特有的制造工艺，可使得构成逻辑电路的晶体管的沟道杂质分布与不混装快闪存储器的情况大致相等。此外，混装非易失性存储器的逻辑半导体装置中，除快闪存储器单元外，在同一半导体芯片上集成用于快闪存储器控制的高电压晶体管、用于高性能逻辑电路的低电压晶体管，因此需要形成厚度不同的多种栅绝缘膜。形成厚度不同的多种栅绝缘膜的方法例如记载在专利文献1到6中。专利文献2中记载的方法是在整个面上生长厚的栅绝缘膜后，去除通过光刻形成薄的栅绝缘膜的区域的厚的绝缘膜，从而生长薄的绝缘膜。专利文献1、3、4中记载的方法都是在使用专利文献2记载的方法的同时，通过使用同一掩膜进行去除厚的栅绝缘膜的一部分的工序和形成阱的工序，从而减少制造工序数。专利文献1为特开2001-196470号公报；专利文献2为特开平11-317458号公报；专利文献3为特开平10-199994号公报；专利文献4为特开2002-368145号公报；专利文献5为特开2000-315733号公报；专利文献6为特开2003-007863号公报；专利文献7为特开2000-269450号公报；专利文献8为特开2000-315738号公报；专利文献9为特开2001-015618号公报；专利文献10为特开2001-068652号公报；非专利文献1为“A 130nm Generation High Density ETOX Flash MemoryTechnology”IEDM 2001。例如非专利文献1也记载的那样，混装有快闪存储器时，为确保隧道绝缘膜的可靠性，希望活性区域上端部的圆滑量在一定以上。另一方面，不混装快闪存储器时，没有这种必要。如果活性区域的上端部的圆滑不同，则尤其是沟道宽度窄的窄晶体管特性变得不同。此外，混装快闪存储器时，需要控制快闪存储器元件的高电压晶体管。高电压动作晶体管上施加有高电压，因此希望使用比主逻辑晶体管的栅绝缘膜厚的栅绝缘膜。从而，混装快闪存储器的情况下，需要形成更多的栅绝缘。形成多个栅绝缘膜的一般方法在例如专利文献2中记载。专利文献2中记载的方法首先是生长厚的栅绝缘膜，去除薄栅绝缘膜的形成预定区域的厚的栅绝缘膜，接着生长薄的栅绝缘膜。因此，混装快闪存储器的情况下，仅去除高电压晶体管用的厚的栅绝缘膜部分，就使具有薄栅绝缘膜的主逻辑晶体管形成区域的元件分离膜的凹进(recess)量增大。元件分离膜的凹进量增大时，尤其是占据窄晶体管的元件分离膜侧面的影响增大，晶体管的阈值电压的沟道宽度依赖性变化。这样，在混装和不混装快闪存储器的情况下，元件分离所需要的特性很大程度上不同，使双方的晶体管特性、尤其是变窄效果相同是非常困难的。作为解决这种问题的一种方法，考虑在混装和不混装快闪存储器的情况下，将应满足的全部特性考虑进去来确立制造方法。但是，这重新产生如下的问题。第一，混装快闪存储器的工艺技术和不混装快闪存储器的工艺技术需要同时开发。例如，从快闪存储器元件特性和主逻辑晶体管的特性双方看，活性区域上端部的圆滑量都是最佳的。除此之外，混装快闪存储器的工艺技术还要最佳化。因此，延迟了不混装快闪存储器的工艺技术的开发。第二，为了使不混装快闪存储器情况下的STI凹进量与混装快闪存储器时相同，需要另外进行不混装情况下的主逻辑晶体管的栅绝缘膜形成前的绝缘膜去除处理。这样，主逻辑晶体管的栅绝缘膜形成区域的半导体基板表面又另外暴露于绝缘膜去除药液中。半导体基板表面过剩地暴露于绝缘膜去除药液中时，半导体基板表面荒废，或者来自药液的污染增加了。若主逻辑晶体管的栅绝缘膜形成区域预先生长厚绝缘膜，则可防止过剩地暴露于药液中，但在不混装快闪存储器的半导体装置的制造中附加了不需要的工序，不混装快闪存储器的半导体装置的制造成本就增加了。也可考虑改善药液的纯度等，但为提高药液的纯度，成本增加，结果不混装快闪存储器的半导体装置的制造成本就增大了。作为另一解决方法，如专利文献7到10所记载的那样，使快闪存储器部和主逻辑部的元件分离结构不同，以便配合其各自的特性，并且例如专利文献6所记载的那样，考虑抑制元件分离膜的沉入。但是，该方法中，快闪存储器混装半导体装置的制造工序数增大，制造成本也就增大。此外，专利文献1、3、4中，使栅绝缘膜去除工序和阱形成工序合理化的结果是，在接近的n型阱和p型阱的对应各自的周边部的元件分离膜的表面上形成台阶。采用专利文献1、3、4所记载的方法时，元件分离膜的表面形成的台阶引起如下的新问题。专利文献1、3、4所记载的方法中，假定最初形成p型阱，接着形成n型阱的情况。形成元件分离膜702和硅氧化膜704的硅基板700上形成覆盖n型阱形成区域的光致抗蚀剂膜706，形成p型阱708和去除p型阱形成区域的硅氧化膜704后，将未由光致抗蚀剂膜706覆盖的区域的元件分离膜702蚀刻掉对应硅氧化膜704的蚀刻量的部分。从而，在元件分离膜702上形成台阶701(图48A)。接着，形成覆盖p型阱形成区域的光致抗蚀剂膜712，在形成n型阱714和去除n型阱形成区域的硅氧化膜704后，将未由光致抗蚀剂膜712覆盖的区域的元件分离膜702蚀刻掉对应硅氧化膜704的蚀刻量的部分。通过该二次蚀刻形成的元件分离膜702上的台阶由于光致抗蚀剂膜706和光致抗蚀剂膜712间的位置偏离而发生变化。即，当光致抗蚀剂膜7本文档来自技高网...

【技术保护点】
一种半导体装置组，包括：包含第一设计宏和非易失性存储器的第一半导体装置；包含与上述第一设计宏具有相同性的第二设计宏、不包含非易失性存储器的第二半导体装置，其特征在于，上述第一设计宏具有在第一半导体基板上形成的第一活性区域和第一元件分 离区域，上述第二设计宏具有在第二半导体基板上形成的第二活性区域和第二元件分离区域，上述第一活性区域的截面上端部的曲率半径大于上述第二活性区域的截面上端部的曲率半径，上述第一活性区域的表面与上述第一元件分离区域的表面的 高度差大于上述第二活性区域的表面与上述第二元件分离区域的表面的高度差。

【技术特征摘要】
JP 2003-10-24 2003-364358;JP 2003-11-6 2003-3772651.一种半导体装置组，包括包含第一设计宏和非易失性存储器的第一半导体装置；包含与上述第一设计宏具有相同性的第二设计宏、不包含非易失性存储器的第二半导体装置，其特征在于，上述第一设计宏具有在第一半导体基板上形成的第一活性区域和第一元件分离区域，上述第二设计宏具有在第二半导体基板上形成的第二活性区域和第二元件分离区域，上述第一活性区域的截面上端部的曲率半径大于上述第二活性区域的截面上端部的曲率半径，上述第一活性区域的表面与上述第一元件分离区域的表面的高度差大于上述第二活性区域的表面与上述第二元件分离区域的表面的高度差。2.如权利要求1所述的半导体装置组，其特征在于，上述第一活性区域的上述曲率半径大于上述第二活性区域的上述曲率半径，从而抵消随着上述第一活性区域的上述表面与上述第一元件分离区域的上述表面的高度差、和上述第二活性区域的上述表面与上述第二元件分离区域的上述表面的高度差的不同而产生的元件特性的不同。3.如权利要求2所述的半导体装置组，其特征在于，上述元件特性是晶体管的阈值电压的沟道宽度依赖性。4.如权利要求1至3中任一项所述的半导体装置组，其特征在于，上述第一元件分离区域具有在上述第一半导体基板上形成的槽和在上述槽中埋入的绝缘物，上述第二元件分离区域具有在上述第二半导体基板上形成的槽和在上述槽中埋入的绝缘物。5.如权利要求1至4中任一项所述的半导体装置组，其特征在于，上述第一半导体装置是包含上述非易失性存储器的场可编程栅阵列，上述第二半导体装置是不包含非易失性存储器的场可编程栅阵列。6.如权利要求1至5中任一项所述的半导体装置组，其特征在于，上述第一设计宏和上述第二设计宏构成主逻辑电路部。7.一种半导体装置，包括具有在半导体基板上形成的第一活性区域和第一元件分离区域的第一设计宏与非易失性存储器，其特征在于，与包含第二设计宏、不包含非易失性存储器的另外的半导体装置一起构成半导体装置组，该第二设计宏具有在另外的半导体基板上形成的第二活性区域和第二元件分离区域，并与上述第一设计宏具有相同性，上述第一活性区域的截面上端部的曲率半径大于上述第二活性区域的截面上端部的曲率半径，上述第一活性区域的表面与上述第一元件分离区域的表面的高度差大于上述第二活性区域的表面与上述第二元件分离区域的表面的高度差。8.一种半导体装置，包括具有在半导体基板上形成的第一活性区域和第一元件分离区域的第一设计宏，不包括非易失性存储器，其特征在于，与包含第二设计宏和非易失性存储器的另外的半导体装置一起构成半导体装置组，该第二设计宏具有在另外的半导体基板上形成的第二活性区域和第二元件分离区域，并与上述第一设计宏具有相同性，上述第一活性区域的截面上端部的曲率半径小于上述第二活性区域的截面上端部的曲率半径，上述第一活性区域的表面与上述第一元件分离区域的表面的高度差小于上述第二活性区域的表面与上述第二元件分离区域的表面的高度差。9.一种半导体装置组的制造方法，该半导体装置组包括包含第一设计宏和非易失性存储器的第一半导体装置；包含与上述第一设计宏具有相同性的第二设计宏、不包含非易失性存储器的第二半导体装置，其特征在于，上述第一半导体装置通过具有下面工序的半导体装置的制造方法而制造在第一半导体基板上形成第一槽的工序；氧化处理上述第一半导体基板而使上述第一槽上端部圆滑的工序；在上述第一槽内埋入第一绝缘物的工序；去除上述第一槽内所埋入的上述第一绝缘物的一部分而在表面上形成第一沉入区域的工序，上述第二半导体装置通过具有下面工序的半导体装置的制造方法而制造在第二半导体基板上形成第二槽的工序；氧化处理上述第二半导体基板而使上述第二槽上端部圆滑的工序；在上述第二槽内埋入第二绝缘物的工序；去除上述第二槽内所埋入的上述第二绝缘物的一部分而在表面上形成第二沉入区域的工序，在使上述第一槽的上述上端部圆滑的工序和使上述第二槽的上述上端部圆滑的工序中，上述第一槽的上述上端部的曲率半径大于上述第二槽的上述上端部的曲率半径，在形成上述第一沉入区域的工序和形成上述第二沉入区域的工序中，上述第一沉入区域的沉入量大于上述第二沉入区域的沉入量。10.如权利要求9所述的半导体装置组的制造方法，其特征在于，上述第一槽的上述曲率半径大于上述第二槽的上述曲率半径，从而抵消随着上述第一沉入区域的上述埋入量和上述第二沉入区域的上述沉入量的不同而产生的元件特性的不同。11.如权利要求10所述的半导体装置组的制造方法，其特征在于，上述元件特性是晶体管的阈值电压的沟道宽度依赖性。12.如权利要求9至11中任一项所述的半导体装置组的制造方法，其特征在于，使上述第一槽的上端部圆滑的工序的氧化温度高于使上述第二槽的上端部圆滑的工序的氧化温度。13.一种半导体装置，其特征在于，具有在半导体基板的第一区域上形成的第一阱；在上述半导体基板的第二区域上形成的第二阱；元件分离膜，划定上述半导体基板的上述第一区域的活性区域和上述第二区域的活性区域，对应上述第一阱的周边部而具有第一台阶；在上述第一区域的上述活性区域上形成的第一栅绝缘膜；在上述第二区域的上述活性区域上形成的、比上述第一栅绝缘膜厚的第二栅绝缘膜。14.一种半导体装置，其特征在于，具有在半导体基板的第一区域上形成的第一阱；在上述半导体基板的第二区域上形成的第...

【专利技术属性】
技术研发人员：江间泰示，儿屿秀之，姊崎彻，中川进一，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]