半导体器件制造技术

本发明专利技术提供一种能够通过自对准工艺得到具有大约５至１０Ｖ快速返回耐压的器件的半导体装置。该半导体装置包括以预定间隔靠近主栅极布置的两个或更多个辅栅极，以及从所述源／漏层端部到靠近主栅极端部连续布置的低浓度层，低浓度层具有与源／漏层相同的电位型，并且具有比源／漏层的杂质浓度低的杂质浓度。

【技术实现步骤摘要】

本专利技术涉及一种含有MOS型晶体管的半导体装置，特别涉及一种能够取得具有快速返回耐压(snap-back resisting pressure)的器件的半导体装置。
技术介绍
常常通过减少LDD层中杂质的浓度或使源/漏层处于距离栅极侧端一定距离处，来实现在半导体装置内确保大约5至10V的快速返回耐压的目的，其中半导体装置包含具有常规LDD(轻掺杂漏)结构的晶体管。在此，快速返回耐压表示由漏电流引起双极操作的现象导致的突然增加的Vd电压，从而当评估Vd-Id特性时，Vd-Id特性的Id波形快速返回(突然回弹)，并且还称为导通耐压(on-resistingpressure)。然而，如果减少LDD层中的杂质浓度，那么由于LDD层厚度的降低就不能充分确保导通电流，并在向着更浅(更薄)扩散层的近来趋势中，仅仅通过减少杂质浓度常常不能够确保大约5至10V的快速返回耐压。如果使源/漏层处于距离栅极侧端一定距离处，就能稍微自由地确定击穿耐压或快速返回耐压，但因为在形成源/漏层时的离子注入是非自对准工艺，所以由光刻胶的滑动(slippage)而改变了电气特性。此外，发现上述问题和相似问题不仅在LDD结构中，而且还在DDD(双扩散漏)结构和延伸结构中。可以想到，为在半导体装置内确保5至10V的快速返回耐压，采用在扩散层中具有扩散层中相反导电类型扩散层的结构(Resurf结构)，例如，由日本专利未决公开No.11-204792所述。参考图15，在具有Resurf结构的现有半导体装置中，通过使用主栅极(202-1)和辅栅极(202-2)作为掩模的自对准工艺，可以在主栅极(202-1)和辅栅极(202-2)之间形成在LOCOS下形成的延伸漏扩散层中相反导电类型扩散层(208；Resurf层)(见专利文献1)。Resurf结构已公知为高耐压器件，通常在LOCOS下利用特定掩模来形成。在Resurf结构中，作为下层的阱和作为上层的Resurf层在漏侧耗尽，用于实现高击穿耐压。因为通过自对准工艺形成Resurf层，所以在除主栅极以外还使用辅栅极，以利用主栅极和辅栅极作为掩模在主栅极和辅栅极之间形成Resurf层。由于Resurf层还形成在源侧，因此在漏侧上的Resurf层和在源侧上的Resurf层应为相反导电类型层。也就是说，应在衬底上分别形成用于在漏侧上形成Resurf层和在源侧上形成Resurf层的掩模。因为与低耐压器件相比晶体管的尺寸大，所以高耐压器件适合于制作Resurf结构。然而，如果Resurf结构被应用于制作具有大约5至10V的快速返回耐压的晶体管，那么由于晶体管的尺寸变得太大，而使Resurf结构不适合于高耐压器件。为实现Resurf结构，需要某程度的结深度，使得漏层的阱连接在辅栅极下面，但如果在具有大约5至10V的快速返回耐压的晶体管中实现这样的结深度，容易出现注入的离子穿过栅极(主栅极和辅栅极)的情况。也就是说，如果进行用于漏层的离子注入直到实现该结深度，那么在利用栅极(多晶硅)作为掩模的自对准工艺中离子就会穿过栅极。因此，为避免离子穿过栅极，所以别无选择而只能使结深度相对小。通过上述观点来看，很难在具有大约5至10V的快速返回耐压的晶体管中采用Resurf结构。在具有Resurf结构的现有半导体装置中，应在衬底上分别形成用于在漏侧上形成Resurf层和在源侧上形成Resurf层的掩模(光刻胶)，但这还是增加主栅极和辅栅极尺寸的因素。从而，分别形成掩模的技术不适合用于具有一定尺寸的晶体管。
技术实现思路
本专利技术的第一方面是提供一种半导体装置，包括本专利技术的MOS晶体管，包括形成在衬底上的主栅极；形成在衬底上靠近主栅极布置的至少一个辅栅极；形成在衬底上的源/漏区；以及在辅栅极下面从源/漏层端部到靠近主栅极端部连续布置的杂质扩散区，该杂质区具有与源/漏层的导电类型相同的导电类型并且具有比源/漏层的杂质浓度低的杂质浓度。本专利技术的第二方面是提供一种用于制造半导体装置的方法，包括如下步骤以预定间隔形成主栅极和辅栅极；以及通过倾斜旋转离子注入利用主栅极和辅栅极作为掩模，在包括辅栅极下面的区域的阱层中形成低浓度层，该低浓度层具有与源/漏层相同的电位类型并且具有比源/漏层的杂质浓度低的杂质浓度。本专利技术的第三方面是一种用于制造半导体装置的方法，包括如下步骤以预定间隔形成主栅极和辅栅极；以及利用主栅极和辅栅极作为掩模，将具有与源/漏层相同的电位类型并且具有比源/漏层低的杂质浓度的杂质注入到阱层中，并通过热处理使所注入的杂质扩散在辅栅极下面的区域上以形成低浓度层。优选用于制造半导体装置的方法包括如下步骤在主栅极和辅栅极的端面到侧面(end-to-side)的表面周围形成侧壁；以及利用主栅极、辅栅极和侧壁作为掩模通过离子注入形成源/漏层。根据本专利技术，能形成具有高击穿耐压和快速返回耐压的晶体管。这时，能容易地以高精度控制击穿耐压、快速返回耐压和电流量。根据本专利技术，可以自由地设置辅栅极的数量和辅栅极的长度。根据本专利技术，通过改变主栅极和辅栅极之间的间隔，可以对其间是存在/不存在源/漏层、源/漏层的浓度以及是否形成硅化物进行控制。因此，能自由控制击穿耐压、快速返回耐压和电流量。根据本专利技术，能自由设置主栅极和辅栅极的电位。附图说明图1A和1B示意地示出了根据本专利技术实施例1的半导体装置的结构，其中图1A是部分平面图，而图1B是1A-1A′截面的部分截面图；图2A至2I是示意性示出了用于制造根据本专利技术实施例1的半导体装置的方法的上半部分的部分工艺截面图；图3是示意性示出了根据本专利技术实施例1的半导体装置的变更结构的部分平面图；图4A和4B示意地示出了根据本专利技术实施例2的半导体装置的结构，其中图4A是部分平面图，而图4B是4B-4B′截面的部分截面图；图5A至5I是示意性示出了用于制造根据本专利技术实施例2的半导体装置的方法的上半部分的部分工艺截面图；图6A和6B是关于利用栅极大小(Lpoly＝0.6μm)的半导体装置的Vd-Id特性的图，其中图6A涉及根据比较例(没有利用辅栅极)的半导体装置，而图6B涉及根据本专利技术实施例2(利用辅栅极)的半导体装置；图7A和7B是关于具有源-漏距离(源-漏距离＝2μm)的半导体装置的Vd-Id特性的图，其中图7A涉及根据比较例(没有利用辅栅极)的半导体装置，而图7B涉及根据本专利技术实施例2(利用辅栅极)的半导体装置；图8A和8B示意地示出了根据本专利技术实施例3的半导体装置的结构，其中图8A是部分平面图，而图8B是8C-8C′截面的部分截面图；图9示意地示出了根据本专利技术实施例4的半导体装置的结构的部分平面图；图10示意地示出了根据本专利技术实施例6的半导体装置的结构的部分截面图；图11示意地示出了根据本专利技术实施例7的半导体装置的结构的部分截面图；图12示意地示出了根据本专利技术实施例8的半导体装置的结构的部分截面图；图13示意地示出了根据本专利技术实施例8的半导体装置的变更结构的部分截面图；图14A和14B示意地示出了根据本专利技术实施例9的半导体装置的结构，其中图14A是部分平面图，而图14B是14D-14D′截面的部分截面图；以及图15示意地示出了根据现有技术的一个例子的半导体装置的结构的部分截面图。具体实施例方式实施例1将利用附本文档来自技高网...

【技术保护点】
一种ＭＯＳ晶体管，包括：　　　　形成在衬底上的主栅极；　　　　靠近形成在所述衬底上的所述主栅极布置的至少一个辅栅极；　　　　形成在所述衬底上的源／漏区；以及　　　　在所述辅栅极下面从所述源／漏区端部到靠近所述主栅极端部连续设置的杂质扩散区，所述杂质区具有与所述源／漏区的导电类型相同的导电类型并且具有比所述源／漏区的杂质浓度低的杂质浓度。

【技术特征摘要】
JP 2004-9-28 2004-2822401.一种MOS晶体管，包括形成在衬底上的主栅极；靠近形成在所述衬底上的所述主栅极布置的至少一个辅栅极；形成在所述衬底上的源/漏区；以及在所述辅栅极下面从所述源/漏区端部到靠近所述主栅极端部连续设置的杂质扩散区，所述杂质区具有与所述源/漏区的导电类型相同的导电类型并且具有比所述源/漏区的杂质浓度低的杂质浓度。2.如权利要求1的晶体管，其中所述主栅极和所述辅栅极连续地与相同的层连接。3.如权利要求1的晶体管，其中单独地布置所述主栅极和所述辅栅极。4.如权利要求1的晶体管，其中在主栅极两侧靠近所述主栅极布置辅栅极。5.如权利要求4的晶体管，其中在一侧靠近所述主栅极的所述辅栅极的数量不同于在另一侧上布置的所述辅栅极的数量。6.如权利要求1的晶体管，其中仅在漏侧上靠近所述主栅极布置所述辅栅极。7.如权利要求6的晶体管，仅在漏侧上布置所述杂质扩散区。8.如权利要求1的晶体管，其中所述杂质扩散区是轻掺杂漏(LDD)区。9.如权利要求1的晶体管，其中所述杂质扩散区是双扩散漏(DDD)层。10.如权利要求1的晶体管，其中所述杂质扩散区是延伸区。11.如权利要求1的晶体管，进一...

【专利技术属性】
技术研发人员：永井隆行，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]