包括LDMOS晶体管的半导体器件制造技术

半导体器件（１００）包括ＬＤＭＯＳ晶体管，其包括：Ｐ型硅衬底（１０２）；形成在Ｐ型硅衬底（１０２）上的栅电极（１２０）；在水平方向上远离栅电极（１２０）形成的漏（第二Ｎ型扩散区１０９）形成在漏（第二Ｎ型扩散区１０９）；上的漏电极（１３０）；位于栅电极（１２０）和漏电极（１３０）之间并且具有比栅绝缘膜（１１２）的膜厚度厚的膜厚度的绝缘膜（场氧化膜１０６）；以及在绝缘膜上沿漏电极（１３０）形成的电场控制电极（１１８）。

【技术实现步骤摘要】

本专利技术涉及一种包括LDMOS晶体管的半导体器件，特别涉及一种包括高击穿电压LDMOS晶体管的半导体器件。
技术介绍
当横向扩散金属氧化物半导体(LDMOS)晶体管用作高击穿电压MOS晶体管时，如下构造通常被应用于减小漏和栅电极之间的电场集中，在该构造中增加漏端的栅氧化膜的厚度，或者使漏端存在具有比栅氧化膜的厚度大的厚度的场氧化膜。但是，上面的构造具有漏电阻增加、导通电阻变大的问题(例如，未决专利公开No.2001-60686)。在LDMOS晶体管中，需要考虑实现高击穿电压和实现减小的导通电阻之间的折中，并且难以实现二者的同时实现。在未决专利公开No.2-283072中公开了具有如下构造的金属氧化物半导体场效应晶体管(MOSFET)，在该构造中栅电极具有椭圆形状，漏扩散区以条形图案形成在椭圆形状中，以实现宽沟道宽度，以便增加电流容量。这里，漏电极互连从具有椭圆形状的栅电极的内部向外延伸，并且跨过PN结表面。因此，当向漏电极互连施加负电压时，减小了背栅部分中的电场集中。但是，基于MOS效应，由正电荷的静电感应在P型漏扩散区和漏电极互连之间的重叠部分上形成电荷存储层。由此，存在如下问题，即具有P型漏扩散区和漏电极互连之间的重叠部分的P型漏扩散区中的耗尽层一端的加宽的宽度窄于具有P型漏扩散区和漏电极互连之间的非重叠部分的区域的耗尽层的宽度。由于较高的漏电压引起密度随P型漏扩散区的表面上的存储层而越来越增加，所以耗尽层的加宽速率越来越受到限制，并且等电位线的密度变得更高以至于引起了用于击穿电压的速率确定的电场集中。因此，在未决专利公开No.2-283072中公开的偏置栅型MOSFET具有如下构造，在该构造中，用于施加偏置电位的电极插入在漏电极互连的正下方的场氧化膜和其上的绝缘中间层之间。在此，与漏电极互连的电位具有相反符号的电位被施加到用于施加偏置电位的电极上。由此，由漏电极互连的电位生成的电荷存储层被用于施加偏置电位的电极的电位生成的电荷存储层的生成而抵消或者减小，并且能够抑制在表面侧的密度变化。由此，在漏电极互连的正下方的耗尽层一端以与没有被漏电极互连覆盖的部分的耗尽层相似的方式处于加宽的位置，并且电场集中被减小以增加漏击穿电压。如上所述，未决专利公开No.2-283072的目的是提供一种构造，在该构造中在施加到漏电极互连的电位的影响下，减小了在P型漏扩散区中生成的电荷存储层，并且在漏电极互连的正下方的耗尽层一端与没有被漏电极互连覆盖的区域的耗尽层具有相同的加宽的位置。因此，用于施加偏置电位的电极需要形成在漏电极互连的正下方。对于现有构造难以同时实现高击穿电压和减小导通电阻。
技术实现思路
根据本专利技术，提供一种包括LDMOS晶体管的半导体器件，包括半导体衬底；形成在半导体衬底上的栅电极；在水平方向上远离栅电极形成的漏；形成在漏上的漏电极；绝缘膜，其具有比栅绝缘膜的膜厚度厚的膜厚度并且位于栅电极和漏之间；以及电场控制电极，其沿漏电极形成在绝缘膜上。在本专利技术的半导体器件中，通过提供上述电场控制电极，并且通过当将电压施加到栅电极和漏电极时，将施加到栅电极的电压和施加到漏电极的最大电压(LDMOS晶体管的击穿电压)之间的电压施加到电场控制电极，使具有高电位的等电位线的密度高的区域向漏电极一侧偏移。由此，能够降低栅电极和绝缘膜的端部之间的接触点处的电场集中，其中上面的接触点处易于引起击穿，并且能够增加LDMOS晶体管的击穿电压。此外，在将电压施加到栅电极和漏电极时，通过将上述电压施加到电场控制电极，能够在绝缘膜的下部形成电子/空穴存储层，并且能够降低LDMOS晶体管的导通电阻。根据本专利技术，能够获得同时具有高击穿电压和降低的导通电阻的LDMOS晶体管。附图说明从结合附图的如下说明中，本专利技术的上述和其它目的、优点和特征将更为明显，其中图1A示出了根据本专利技术实施例的半导体器件的剖面图；图1B示出了根据实施例的半导体器件的顶视图；图2A是示出了用于制造半导体器件的工序的一个例子中的步骤的剖面图；图2B是示出了用于制造半导体器件的工序的一个例子中的步骤的剖面图；图2C是示出了用于制造半导体器件的工序的一个例子中的步骤的剖面图；图3A是示出了用于制造半导体器件的工序的一个例子中的步骤的剖面图；图3B是示出了用于制造半导体器件的工序的一个例子中的步骤的剖面图； 图3C是示出了用于制造半导体器件的工序的一个例子中的步骤的剖面图；图4是示出了没有电场控制电极的半导体器件的构造的剖面图；图5A是示出了当将电压施加到图1A和图1B所示的半导体器件时的电场分布的图；图5B是示出了当将电压施加到图4所示的半导体器件时的电场分布的图；图6是示出了当将电压分别施加到图1A和图1B所示的半导体器件以及图4所示的半导体器件时的电流值的图；图7A是示出了在图5A所示的点A处的电场分布的放大视图；图7B是示出了在图5B所示的点A处的电场分布的放大视图；图8A是示出了在图1A和图1B中所示的半导体器件中的电场分布的图；图8B是示出了在图4中所示的半导体器件中的电场分布的图；图9是示出了在图8A和图8B中由箭头表示的每个位置处的电子密度和深度之间的关系的图；图10是示出了图1A和1B所示的半导体器件的导通电阻和图4所示的半导体器件的导通电阻的图；以及图11是示出了实施例中的半导体器件的另一个例子的顶视图。具体实施例方式现在将参考说明性实施例在此说明本专利技术。本领域技术人员将认识到，使用本专利技术的讲述能完成许多可替换实施例并且本专利技术并不限于用于说明性目的所说明的实施例。在下文中，将参考附图说明根据本专利技术的实施例。在此，在所有附图中相似的组件用相同的参考标号表示，并且在必要时将取消它们的详细说明。图1A和图1B是示出了根据本实施例的半导体器件的构造的图，其中该器件包括LDMOS晶体管。图1A示出了半导体器件100的剖面图。在此，半导体器件100具有两个对称的LDMOS晶体管。半导体器件100包括P型硅衬底102；形成在P型硅衬底102上的N型阱扩散层104；形成在N型阱扩散层104中的第一N型扩散区108；以及第一P型扩散区110。此外，半导体器件100包括场氧化膜106，其每个都形成在N型阱扩散层104中的第一P型扩散区110和第一N型扩散区108之间。在P型硅衬底102的表面上，半导体器件100还包括以如下方式形成的栅绝缘膜112，该方式是每个膜112都覆盖第一P型扩散区110和每个场氧化膜106；以及栅电极120，其每个分别形成在每个栅绝缘膜112上。此外，半导体器件100具有第二N型扩散区109，其每个形成在每个第一N型扩散区108中；漏电极130，其每个分别形成在每个第二N型扩散区109上；形成在第一P型扩散区110中的第三N型扩散区111a和第二P型扩散区111b；以及源电极132，其以电极覆盖扩散区111a和111b的方式形成。由于半导体器件100具有两个对称的LDMOS晶体管，因此对LDMOS晶体管中的一个进行下面的描述。在本实施例中，在栅电极120和漏电极130之间的场氧化膜106上形成电场控制电极118。电场控制电极118布置得远离栅电极120。被控制为与施加到栅电极120上的电压隔离的电压被施加到电场控制电极118上。在本实施例本文档来自技高网...

【技术保护点】
一种包括ＬＤＭＯＳ晶体管的半导体器件，包括：半导体衬底；形成在所述半导体衬底上的栅电极；在水平方向上远离所述栅电极形成的漏；形成在所述漏上的漏电极；绝缘膜，其具有比栅绝缘膜的膜厚度厚的膜厚度并且位于所 述栅电极和所述漏之间；以及电场控制电极，其沿所述漏电极形成在所述绝缘膜上。

【技术特征摘要】
JP 2004-10-1 2004-2896601.一种包括LDMOS晶体管的半导体器件，包括半导体衬底；形成在所述半导体衬底上的栅电极；在水平方向上远离所述栅电极形成的漏；形成在所述漏上的漏电极；绝缘膜，其具有比栅绝缘膜的膜厚度厚的膜厚度并且位于所述栅电极和所述漏之间；以及电场控制电极，其沿所述漏电极形成在所述绝缘膜上。2.根据权利要求1的半导体器件，其中构造所述电场控制电极使得与施加到所述漏电极的电压的符号具有相同的符号的电位施加到所述电场控制电极。3.根据权利要求1的半导体器件，其中构造所述电场控制电极使得电源电压施加到所述电场控制电极。4.根据权利要求2的半导体器件，其中构造所述电场控制电极使得电源电压施加到所述电场控制电极。5.根据权利要求1的半导体器件，...

【专利技术属性】
技术研发人员：藤井宏基，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]