半导体器件制造技术

本发明专利技术揭示一种半导体器件，在连接电极（５）往下的内部配置１个或多个加固用通路（７）或加固用金属层。由此，提高对安装半导体元件（３）时的负载的强度，抑制连接电极（５）沉陷，因而能使半导体器件的连接应力减小，抑制连接部形变，可增加工序设计自由度。

【技术实现步骤摘要】

本专利技术涉及一种保护LSI芯片的集成电路部、而且确保外部器件与LSI芯片的电连接稳定并可作高密度安装的半导体器件，尤其涉及安装连接端子多的半导体元件的半导体器件。
技术介绍
近年来，信息通信设备、事务用电子设备、家庭用电子设备、测量装置、装配机器人等的产业用电子设备、医疗用电子设备、电子玩具等领域，开展小型轻量化，并强烈要求半导体器件减小安装面积。作为满足这些要求的一种半导体器件，使用BGA(球栅阵)等。另一方面，随着BGA中安装的半导体元件高密度化，要求对芯片变小且引脚变多进行应对。下面，用图8说明已有技术应对这些要求的一个例子。如图8所示，其特征为构成在一主面具有包含连接电极5的布线电路11的衬底1上，将具有连接端子4的半导体元件3安装成面朝下，将所述连接电极5和所述连接端子4电连接，将所述连接电极5与所述衬底1内部的连接用通路6电连接，并将所述连接用通路6与外部端子10连接(例如参考JP7-302858A)。然而，在本专利技术中，如图7的说明已有半导体器件中电极沉陷的图所示，连接电极5下方的衬底内部仅为强度低的玻璃布叠层环氧树脂和芳香族聚酰胺无纺布等纤维强化树脂层，由于安本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，在衬底上将具有多个连接端子的１个或多个半导体元件安装成面朝下，所述衬底上具有电连接所述连接端子的、在所述衬底的一主面上形成的多个连接电极、在所述衬底的另一主面上形成的多个外部端子、将对应的所述连接端子和所述外部端子进行电连接的多个连接用通路、以及在衬底内部的所述连接用通路形成区以外的所述连接电极的下部区域形成的加固用通路。

【技术特征摘要】
JP 2005-3-1 2005-0552331.一种半导体器件，其特征在于，在衬底上将具有多个连接端子的1个或多个半导体元件安装成面朝下，所述衬底上具有电连接所述连接端子的、在所述衬底的一主面上形成的多个连接电极、在所述衬底的另一主面上形成的多个外部端子、将对应的所述连接端子和所述外部端子进行电连接的多个连接用通路、以及在衬底内部的所述连接用通路形成区以外的所述连接电极的下部区域形成的加固用通路。2.如权利要求1中所述的半导体器件，其特征在于，将所述加固用通路一直布线到所述衬底的另一主面的表面。3.如权利要求1中所述的半导体器件，其特征在于，对1个所述连接电极形成多个所述加固用通路。4.如权利要求1中所述的半导体器件，其特征在于，将所述加固用通路电绝缘地连接到所述连接电极。5.如权利要求4中所述的半导体器件，其特征在于，将所述加固用通路一直布线到所述衬底的另一主面的表面。6.如权利要求4中所述的半导体器件，其特征在于，对1个所述连...

【专利技术属性】
技术研发人员：大隅贵寿，阪下靖之，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]