用于运行集成存储器的方法技术

运行集成存储器的一种方法，该存储器的存储单元（ＭＣ０；ＭＣ２５５）各有选择晶体管（Ｔ０、Ｔ２５５）和铁电存储效应存储电容器（Ｃ０、Ｃ２５５）。集成存储器的极板线（ＰＬ）经有关存储单元（ＭＣ０）的选择晶体管（Ｔ０）和存储器电容器（Ｃ０）的串联电路与列线（ＢＬｔ）之一相连。存储器存取按照所谓的“脉冲极板方案”实施。这样，就可避免由于未启动的选择晶体管的源漏泄漏电流所引起的减弱或破坏在存储器单元内存储的信息。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种，该集成存储器具有存储单元区，该存储单元区具有列线和行线，该集成存储器具有存储单元，这些存储单元均具有一个选择晶体管和一个具有铁电存储效应的存储电容器，并且该集成存储器具有极板线，该线通过选择晶体管和每个存储单元的存储器电容器的串联电路与列线相连，并且在存储单元的选择晶体管的控制端均与行线中的一条相连。具有铁电存储效应的所谓的FeRAM存储单元的集成存储器通常构成与例如DRAM存储器相似。在那里存储单元通常在矩阵形存储单元区内组合成列线和行线的单位。存储单元均包括一个选择晶体管和一个存储电容器。在此，存储单元的每个选择晶体管的控制端均与行线中的一条连接。列线一般来说端接到读出放大器上，在该读出放大器上可读出求值的和放大的数据信号。具有铁电存储效应的存储单元中，数据信号已知是以材料的不同的极化状态的形式存储在存储单元的存储电容器中。在存储器工作中，存储单元一般都具有电容性特性。具有如此的存储单元的集成存储器例如作为所谓的FeRAMs是已知的。存储单元或由选择晶体管和存储电容器组成的其串联电路，在此通常都处于列线中的一条和也被称作所谓的“极板”的极板线之间连通。这种极板线大多数都与驱动电路相连，通过该驱动电路极板线施加上预定的电位。在集成存储器工作中，存储器的列线和极板线均具有主动或被动工作方式。在例如能读出存储单元中一个存储单元的内容的主动工作方式中，相应的选择晶体管启动，并且相应的列线与读出放大器相连。极板线施加预定的电位。因此，在极板线和相应的列线之间有一个电压差。在被动工作方式中，相应的列线和极板线一般都与共同的电源电位的端口相连。现在，通过未选中的存储单元的未启动的选择晶体管的有关源漏电路，在一个存取周期期间，同样在有关列线和极板线之间有一个电压差。这个源漏电压可在有关选择晶体管中引起所谓的泄漏电流。在每个存取周期，在此未选中的存储单元的所属的存储电容器充电和/或放电某电荷量。以此，在每个存取周期，位于有关存储电容器上的电压可产生变化。在铁电存储器上，通过剩余的极化的量值将信息存储在存储单元中，其中在存储电容器端口之间不存在电压。信息的读出通过短时间的将电压加在电容器的端口上实现。通过在出现泄漏电流后存储电容器产生上述的充或放电和电容器上与此相连的电位变化，在存储单元内存储的信息随时间或多个存取周期后被减弱或受破坏。本专利技术的任务是提供用于运行本文开头所述类型的集成存储器的一种方法，其中可避免在存储单元中存储的信息由于选择晶体管的源漏泄漏电流引起的减弱或破坏。该任务由本文开头所述类型的解决，按此在一个存取周期中实现对存储单元中的一个存储单元的存取，其中该方法具有下述特征-在存取前，列线和端接在要选择的存储单元上的极板线具有一个输出电位，-在存取期间，启动端接在要选择的存储单元上的行线，以至于其选择晶体管导通，并且在极板线上加一个电位，该电位与列线的电位不同，-加在列线上的电位在第一时间点被取值和放大，-此后，在第二时间点将输出电位加在极板线上，-此后，在第三时间点将输出电位加在列线上，-在此，如此选择第一时间点、第二时间点和第三时间点，以至于在一个存取周期内，要选择的存储单元的存储电容器均充电和放电相同的量值。铁电存储器在一个所谓的“脉冲式极板方案(Pulsed PlateConcept)”中工作，其中极板线具有脉冲式信号。为避免在未选中的存储单元内信息损失，将用适当的方式控制一个存取周期的时间过程。如果为此如此选择第一时间点、第二时间点和第三时间点，以至于所选择的存储电容器每次充电和放电相同的量值，则这种效应也在未选出的存储电容器上实现，这些存储电容器由于源漏的泄漏电流充电或放电。如果将一个存储周期在时间上按照本专利技术所述的方法进行控制，则在极板线和有关的列线之间的电压差的直流电压分量接近0。该电压差只还包括一个纯交流电压分量，也即端接的存储电容器在一个存取周期期间每次将充电和又放电同样的量值。现有的直流电压分量在数学上用在极板线和相应的列线之间的电压差对时间的积分进行计算。如果这个积分在存取周期结束时具有一个接近0的值，则不存在电压差的直流电压分量。作为第一时间点和第三时间点之间的时间间隔，例如选择技术上最短的可能的时间间隔。也即，在一个存储器存取的时间过程的控制只能通过相应的选择第一时间点进行调整。其它优选的方案和进一步扩展是从属的权利要求的内容。下面，借助说明实施例的所示的附图详细说明本专利技术。图中示出附图说明图1为集成的铁电存储器的方框图，图2为集成存储器的读出周期的时间过程，图3为按照本专利技术所述的方法读出周期的时间过程。图1是用方框图说明集成铁电存储器的实施方案。这个存储器具有所谓的1个晶体管/1个电容器的存储单元MC，这些存储单元被设置在每次有一条位线对BLt、BLc与字线WL0至WL255的交叉点上。在两条位线BLt和BLc之间有一条极板线PL。位线BLt、BLc或列线都端接在读出放大器SA上。极板线PL与驱动器电路PLD相连，通过该电路使极板线PL加上预定的电位。存储单元MC各具有选择晶体管T0至T255中的一个和存储电容器C0至C255中的一个。存储电容器是指具有铁电的存储效应的存储电容器。极板线PL例如是通过存储单元MC0的选择晶体管T0和存储电容器C0的串联电路与列线BLt相连。存储单元MC的选择晶体管T0至T255的控制端口各与行线或字线WL0至WL255中的一条相连。下面详细说明图1所示的存储器的作为举例所述的读存取。根据本专利技术所述的方法按意义可同样应用到集成存储器的写周期。在存储器的一个读周期期间，在位线BLt和极板线PL上出现图2所示的电位曲线VBLt和VPL。假定，存储单元MG0启动。在读存取之前，端接在要选择的存储单元MC0的列线BLt和极板线PL具有一个输出电位。该输出电位在这个例子中是集成存储器参考电位。选择晶体管T0在读存取一开始就通过连接在字线WL0上的正电位导通。为此，行线WL0启动。同时，对极板线PL加一个正电位VPL，该电位与列线BLt的电位VBLt是不同的。这个时间点是作为时间点t0标志的。现在，在位线BLt上，符合在存储单元MC0中存储的信息地读出电压进行调整。这个读出信号与参考电压比较，并且在端接的读出放大器SA中进行评估和放大。这个时间点作为时间点t1标志。在将信息重写入存储单元MC0内所需要的某个时间间隔之后，使极板线PL重新加上输出电位。这个时间点作为时间点t2标志。在其它等待时间以后，在时间点t3，位线BLt也被加上输出电位。读出周期结束时，字线WL0被去启动，以此，选择晶体管T0又被关闭。铁电存储器的这种工作方式也被称作为“脉冲式极板方案”。图2在此示出了进行如此存取的典型的信号曲线。其它的存储单元MC端接在位线BLt和极板线PL上，这些存储单元在上述存取周期中是未启动的。这就是说，其字线WL未启动，通过此使所属的选择晶体管关闭。在存取周期期间，图1所示的电压差VPL-VBLt加在这个选择晶体管有关源漏电路上。这个源漏电压会引起所属存储电容器进行充或放电的泄漏电流。通过对这个电压差在时间上进行积分，人们认识到，这个电压差在此所示的情况中，包括一个直流电压分量(在图2通过电压差的积分integ(VPL本文档来自技高网...

【技术保护点】
运行集成存储器的方法， －该集成存储器具有存储单元区，该存储单元区具有列线（ＢＬｔ、ＢＬｃ）和行线（ＷＬ）， －该集成存储器具有存储单元（ＭＣＯ；ＭＣ２５５），该存储单元均具有选择晶体管（Ｔ０、Ｔ２５５）和铁电存储效应的存储电容器（Ｃ０、Ｃ２５５）， －该集成存储器具有极板线（ＰＬ），该线通过与有关存储单元（ＭＣ０）的选择晶体管（Ｔ０）和存储器电容器（Ｃ０）的串联电路与列线（ＢＬｔ）中的一条相连， －其中在存储单元的选择晶体管（Ｔ０、Ｔ２５５）的控制端口均与行线（ＷＬ０、ＷＬ２５５）中的一条相连， －其中在一个存储周期内对存储单元（ＭＣ０）中的一个实现存取，具有的特征为： －在存取前，列线（ＢＬｔ）和端接在要选择的存储单元（ＭＣ０）上的极板线（ＰＬ）具有一个输出电位， －在存取期间启动端接在要选择的存储单元（ＭＣ０）上的行线（ＷＬ０），以至于其选择晶体管（Ｔ０）导通，并且在极板线（ＰＬ）上加一个电位（ＶＰＬ），该电位与列线（ＢＬｔ）的电位（ＶＢＬｔ）不同， －加在列线（ＢＬｔ）上的电位（ＶＢＬｔ）在第一时间点（ｔ１）被取值和放大， －此后，在第二时间点（ｔ２）将输出电位加在极板线（ＰＬ）上， －此后，在第三时间点（ｔ３）将输出电位加在列线（ＢＬｔ）上， －在此，如此选择第一时间点（ｔ１）、第二时间点（ｔ２）和第三时间点（ｔ３），以至于在一个存取周期内，要选择的存储单元（ＭＣ０）的存储电容器（Ｃ０）均充电和放电相同的量值。...

【技术特征摘要】
DE 2000-4-7 10017368.31.运行集成存储器的方法，-该集成存储器具有存储单元区，该存储单元区具有列线(BLt、BLc)和行线(WL)，-该集成存储器具有存储单元(MC0；MC255)，该存储单元均具有选择晶体管(T0、T255)和铁电存储效应的存储电容器(C0、C255)，-该集成存储器具有极板线(PL)，该线通过与有关存储单元(MC0)的选择晶体管(T0)和存储器电容器(C0)的串联电路与列线(BLt)中的一条相连，-其中在存储单元的选择晶体管(T0、T255)的控制端口均与行线(WL0、WL255)中的一条相连，-其中在一个存储周期内对存储单元(MC0)中的一个实现存取，具有的特征为-在存取前，列线(BLt)和端接在要选择的存储单元(MC0)上的极板线(PL)具有一个输出电位，-在...

【专利技术属性】
技术研发人员：R埃斯特尔，H赫尼格施米德，H坎多尔夫，T雷尔，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]